1.一種用于對憶阻器陣列進行測試的電路，其中，包括：
2.根據權利要求1所述的電路，其中，所述脈沖生成模塊包括并行多通道電源子模塊和脈沖合成子模塊；
3.根據權利要求2所述的電路，其中，所述并行多通道電源子模塊包括多個慢速數模轉換器和多個功率放大器；
4.根據權利要求2所述的電路，其中，所述脈沖合成子模塊包括多個脈沖瞬態抑制器和脈沖生成單元；
5.根據權利要求1所述的電路，其中，所述憶阻器參數測量模塊包括多個慢速數模轉換器；
6.根據權利要求5所述的電路，其中，所述憶阻器參數測量模塊還包括源測電路和多通道模數轉換器；
7.根據權利要求1所述的電路，其中，所述模擬開關矩陣包括m行第一支路和n列第二支路，所述第一支路和所述第二支路的交點為所述模擬開關；
8.根據權利要求7所述的電路，其中，所述n列所述第二支路與所述待測憶阻器陣列電連接，包括：所述待測憶阻器陣列包括多個字線和多個位線，將每個所述字線和每個所述位線分別連接至所述第二支路，其中，通過所述字線向所述待測憶阻器陣列施加多個所述高速脈沖信號和多個所述測量電壓信號中的至少一個，通過所述位線讀取所述待測憶阻器陣列的輸出匯聚電流。
9.一種用于權利要求1~8中任一項所述的電路的對憶阻器陣列進行測試的方法，包括：
10.根據權利要求9所述的方法，其中，所述閉合模擬開關矩陣中與所述待測憶阻器陣列對應的支路上的模擬開關，利用多個所述高速脈沖信號和多個所述測量電壓信號中的至少一個對所述待測憶阻器陣列進行測試，得到目標測試信息，包括：