本公開涉及半導(dǎo)體，尤其涉及一種存儲(chǔ)器。
背景技術(shù)：
1、芯片為了實(shí)現(xiàn)一些特定功能，需要對(duì)存儲(chǔ)器內(nèi)部的熔絲(fuse)進(jìn)行編程，存儲(chǔ)各種修調(diào)值，測(cè)試模式值和行列冗余地址，并在上電時(shí)讀取到各個(gè)模塊的本地寄存器中。
2、熔絲編程時(shí)通常使用激光或大電流等方式進(jìn)行燒斷，實(shí)際中往往出現(xiàn)無法燒斷或者誤燒斷的情況，導(dǎo)致熔絲內(nèi)部存儲(chǔ)的值出錯(cuò)。其中，熔絲陣列內(nèi)部存儲(chǔ)的修調(diào)值和測(cè)試模式值等關(guān)鍵數(shù)據(jù)雖然數(shù)量較少，但是出錯(cuò)影響較大，即使1比特的錯(cuò)誤也可能導(dǎo)致整塊芯片無法正常工作，降低產(chǎn)品良率。
技術(shù)實(shí)現(xiàn)思路
1、本公開實(shí)施例提供了一種存儲(chǔ)器。
2、第一方面，本公開實(shí)施例提供了一種存儲(chǔ)器，所述存儲(chǔ)器包括熔絲陣列、輸出電路、第一寄存器電路；所述輸出電路分別與所述熔絲陣列和所述第一寄存器電路連接；
3、所述熔絲陣列，用于存儲(chǔ)至少一個(gè)第一數(shù)據(jù)信號(hào)和至少一個(gè)第二數(shù)據(jù)信號(hào)，且每一個(gè)所述第一數(shù)據(jù)信號(hào)的數(shù)量為n份，所述第一數(shù)據(jù)信號(hào)為測(cè)試模式對(duì)應(yīng)的數(shù)據(jù)信號(hào)，所述第二數(shù)據(jù)信號(hào)為冗余地址對(duì)應(yīng)的數(shù)據(jù)信號(hào)；
4、所述輸出電路，用于從所述熔絲陣列中讀出n份所述至少一個(gè)第一數(shù)據(jù)信號(hào)，并根據(jù)n份所述第一數(shù)據(jù)信號(hào)進(jìn)行多數(shù)表決，生成至少一個(gè)第一目標(biāo)數(shù)據(jù)信號(hào)，并將所述至少一個(gè)第一目標(biāo)數(shù)據(jù)信號(hào)廣播至所述第一寄存器電路；
5、所述第一寄存器電路，用于將所述至少一個(gè)第一目標(biāo)數(shù)據(jù)信號(hào)進(jìn)行鎖存。
6、在一些實(shí)施例中，所述輸出電路包括多數(shù)表決電路，其中：
7、所述多數(shù)表決電路，用于根據(jù)n份所述第一數(shù)據(jù)信號(hào)進(jìn)行多數(shù)表決，生成所述至少一個(gè)第一目標(biāo)數(shù)據(jù)信號(hào)，并通過數(shù)據(jù)總線將所述至少一個(gè)第一目標(biāo)數(shù)據(jù)信號(hào)廣播至所述第一寄存器電路；
8、或者，所述多數(shù)表決電路，用于通過所述數(shù)據(jù)總線接收從所述熔絲陣列中讀出的n份所述第一數(shù)據(jù)信號(hào)，并根據(jù)n份所述第一數(shù)據(jù)信號(hào)進(jìn)行多數(shù)表決，生成所述第一目標(biāo)數(shù)據(jù)信號(hào)，將所述第一目標(biāo)數(shù)據(jù)信號(hào)廣播至所述第一寄存器電路。
9、在一些實(shí)施例中，所述存儲(chǔ)器還包括第二寄存器電路，所述輸出電路還與所述第二寄存器電路連接；其中：
10、所述輸出電路，還用于從所述熔絲陣列中讀出所述至少一個(gè)第二數(shù)據(jù)信號(hào)，并將所述至少一個(gè)第二數(shù)據(jù)信號(hào)廣播至所述第二寄存器電路；
11、所述第二寄存器電路，用于將所述至少一個(gè)第二數(shù)據(jù)信號(hào)進(jìn)行鎖存。
12、在一些實(shí)施例中，所述輸出電路還包括選擇電路；其中：
13、所述選擇電路，用于接收所述第一目標(biāo)數(shù)據(jù)信號(hào)和所述第二數(shù)據(jù)信號(hào)；以及選擇所述第一目標(biāo)數(shù)據(jù)信號(hào)輸出，并通過所述數(shù)據(jù)總線將所述第一目標(biāo)數(shù)據(jù)信號(hào)廣播至所述第一寄存器電路，或者，選擇所述第二數(shù)據(jù)信號(hào)輸出，并通所述數(shù)據(jù)總線將所述第二數(shù)據(jù)信號(hào)廣播至所述第二寄存器電路；
14、或者，所述選擇電路，用于接收n份所述第一數(shù)據(jù)信號(hào)和所述第二數(shù)據(jù)信號(hào)；以及選擇所述第一數(shù)據(jù)信號(hào)輸出，并通過所述數(shù)據(jù)總線將n份所述第一數(shù)據(jù)信號(hào)傳輸至所述多數(shù)表決電路，或者，選擇所述第二數(shù)據(jù)信號(hào)輸出，并通所述數(shù)據(jù)總線將所述第二數(shù)據(jù)信號(hào)廣播至所述第二寄存器電路。
15、在一些實(shí)施例中，所述第一寄存器電路包括第一時(shí)鐘生成電路和第一鎖存電路；其中：
16、所述第一時(shí)鐘生成電路，用于接收第一使能信號(hào)、第一時(shí)鐘信號(hào)和第一預(yù)設(shè)信號(hào)，根據(jù)所述第一使能信號(hào)、所述第一時(shí)鐘信號(hào)和所述第一預(yù)設(shè)信號(hào)依次生成處于有效狀態(tài)的至少一個(gè)第一目標(biāo)時(shí)鐘信號(hào)；
17、所述第一鎖存電路，用于接收所述至少一個(gè)第一目標(biāo)時(shí)鐘信號(hào)和所述至少一個(gè)第一目標(biāo)數(shù)據(jù)信號(hào)，在一個(gè)所述第一目標(biāo)時(shí)鐘信號(hào)處于有效狀態(tài)時(shí)，將一個(gè)所述第一目標(biāo)數(shù)據(jù)信號(hào)采樣并鎖存。
18、在一些實(shí)施例中，所述第一時(shí)鐘生成電路包括k個(gè)第一觸發(fā)器，所述第一鎖存電路包括k個(gè)第一鎖存器，k為所述至少一個(gè)第一數(shù)據(jù)信號(hào)的數(shù)量，k為大于0的整數(shù)，其中：
19、第1個(gè)所述第一觸發(fā)器的置位端接收所述第一使能信號(hào)，第1個(gè)所述第一觸發(fā)器的時(shí)鐘端接收所述第一時(shí)鐘信號(hào)，第1個(gè)所述第一觸發(fā)器的輸入端接收所述第一預(yù)設(shè)信號(hào)，第1個(gè)所述第一觸發(fā)器的輸出端與第1個(gè)所述第一鎖存器的時(shí)鐘端連接，第1個(gè)所述第一鎖存器的輸入端接收所述第一目標(biāo)數(shù)據(jù)信號(hào)；
20、第2個(gè)至第k個(gè)所述第一觸發(fā)器的復(fù)位端接收所述第一使能信號(hào)，第2個(gè)至第k個(gè)所述第一觸發(fā)器的時(shí)鐘端接收所述第一時(shí)鐘信號(hào)，第2個(gè)至第k個(gè)所述第一觸發(fā)器的輸入端與前一所述第一觸發(fā)器的輸出端連接，第2個(gè)至第k個(gè)所述第一觸發(fā)器的輸出端與對(duì)應(yīng)順序的所述第一鎖存器的時(shí)鐘端連接，所述第一鎖存器的輸入端接收所述第一目標(biāo)數(shù)據(jù)信號(hào)。
21、在一些實(shí)施例中，所述第二寄存器電路包括第二時(shí)鐘生成電路和第二鎖存電路；
22、所述第二時(shí)鐘生成電路，用于接收第二使能信號(hào)、第二時(shí)鐘信號(hào)和第二預(yù)設(shè)信號(hào)，根據(jù)所述第二使能信號(hào)、所述第二時(shí)鐘信號(hào)和所述第二預(yù)設(shè)信號(hào)依次生成處于有效狀態(tài)的至少一個(gè)第二目標(biāo)時(shí)鐘信號(hào)；
23、所述第二鎖存電路，用于接收所述至少一個(gè)第二目標(biāo)時(shí)鐘信號(hào)和所述第二數(shù)據(jù)信號(hào)，在一個(gè)所述第二目標(biāo)時(shí)鐘信號(hào)處于有效狀態(tài)時(shí)，將一個(gè)所述第二數(shù)據(jù)信號(hào)采樣并鎖存。
24、在一些實(shí)施例中，所述第二時(shí)鐘生成電路包括h個(gè)第二觸發(fā)器，所述第二鎖存電路包括h個(gè)第二鎖存器，h為所述至少一個(gè)第二數(shù)據(jù)信號(hào)的數(shù)量，h為大于0的整數(shù)，其中：
25、第1個(gè)所述第二觸發(fā)器的置位端接收所述第二使能信號(hào)，第1個(gè)所述第二觸發(fā)器的時(shí)鐘端接收所述第二時(shí)鐘信號(hào)，第1個(gè)所述第二觸發(fā)器的輸入端接收所述第二預(yù)設(shè)信號(hào)，第1個(gè)所述第二觸發(fā)器的輸出端與第1個(gè)所述第二鎖存器的時(shí)鐘端連接，第1個(gè)所述第二鎖存器的輸入端接收所述第二數(shù)據(jù)信號(hào)；
26、第2個(gè)至第h個(gè)所述第二觸發(fā)器的復(fù)位端接收所述第二使能信號(hào)，第2個(gè)至第h個(gè)所述第二觸發(fā)器的時(shí)鐘端接收所述第二時(shí)鐘信號(hào)，第2個(gè)至第h個(gè)所述第二觸發(fā)器的輸入端與前一所述第二觸發(fā)器的輸出端連接，第2個(gè)至第h個(gè)所述第二觸發(fā)器的輸出端與對(duì)應(yīng)順序的所述第二鎖存器的時(shí)鐘端連接，所述第二鎖存器的輸入端接收所述第二數(shù)據(jù)信號(hào)。
27、在一些實(shí)施例中，所述存儲(chǔ)器還包括地址計(jì)數(shù)電路和使能電路；
28、所述地址計(jì)數(shù)電路，用于接收預(yù)設(shè)時(shí)鐘信號(hào)和第一地址信號(hào)，并根據(jù)所述預(yù)設(shè)時(shí)鐘信號(hào)對(duì)所述第一地址信號(hào)進(jìn)行計(jì)數(shù)，所述第一地址信號(hào)指示所述熔絲陣列中存儲(chǔ)所述第一數(shù)據(jù)信號(hào)的存儲(chǔ)地址；
29、所述使能電路，用于輸出所述第一使能信號(hào)和所述第二使能信號(hào)，在所述地址計(jì)數(shù)電路開始計(jì)數(shù)時(shí)，使能所述第一使能信號(hào)；以及在所述地址計(jì)數(shù)電路停止計(jì)數(shù)時(shí)，使能所述第二使能信號(hào)。
30、在一些實(shí)施例中，所述第一數(shù)據(jù)信號(hào)包括p位第一數(shù)據(jù)，所述第一目標(biāo)數(shù)據(jù)信號(hào)包括p位目標(biāo)數(shù)據(jù)，p為大于0的整數(shù)；
31、所述多數(shù)表決電路，用于分別利用n份所述第一數(shù)據(jù)信號(hào)中的第p位所述第一數(shù)據(jù)進(jìn)行表決，生成所述第一目標(biāo)數(shù)據(jù)信號(hào)中的第p位所述目標(biāo)數(shù)據(jù)，p為大于0且小于或者等于p的整數(shù)。
32、在一些實(shí)施例中，所述多數(shù)表決電路包括p個(gè)表決子電路；所述表決子電路包括n個(gè)第一與非門和1個(gè)第二與非門；每一所述第一與非門的輸入端分別接收n個(gè)第一數(shù)據(jù)中的若干個(gè)，每一所述第一與非門的輸出端均與所述第二與非門的輸入端連接，所述第二與非門的輸出端用于輸出所述目標(biāo)數(shù)據(jù)。
33、本公開實(shí)施例提供了一種存儲(chǔ)器，該存儲(chǔ)器包括熔絲陣列、輸出電路和第一寄存器電路，輸出電路分別與熔絲陣列和第一寄存器電路連接；熔絲陣列，用于存儲(chǔ)至少一個(gè)第一數(shù)據(jù)信號(hào)和至少一個(gè)第二數(shù)據(jù)信號(hào)，且每一個(gè)第一數(shù)據(jù)信號(hào)的數(shù)量為n份，第一數(shù)據(jù)信號(hào)為測(cè)試模式對(duì)應(yīng)的數(shù)據(jù)信號(hào)，第二數(shù)據(jù)信號(hào)為冗余地址對(duì)應(yīng)的數(shù)據(jù)信號(hào)；輸出電路，用于從熔絲陣列中依次讀出至少一個(gè)第一數(shù)據(jù)信號(hào)，并根據(jù)n份第一數(shù)據(jù)信號(hào)進(jìn)行多數(shù)表決，依次生成至少一個(gè)第一目標(biāo)數(shù)據(jù)信號(hào)，并將至少一個(gè)第一目標(biāo)數(shù)據(jù)信號(hào)廣播至第一寄存器電路；第一寄存器電路，用于將至少一個(gè)第一目標(biāo)數(shù)據(jù)信號(hào)進(jìn)行鎖存。這樣，通過將測(cè)試模式對(duì)應(yīng)的第一數(shù)據(jù)信號(hào)在熔絲陣列中燒錄n份，在將第一數(shù)據(jù)信號(hào)進(jìn)行廣播時(shí)，利用n份第一數(shù)據(jù)進(jìn)行多數(shù)表決，將表決所得的第一目標(biāo)數(shù)據(jù)信號(hào)廣播至第一寄存器電路，從而即使在數(shù)據(jù)讀出過程中出現(xiàn)了錯(cuò)誤，最終也能得到正確的數(shù)據(jù)，實(shí)現(xiàn)了以較少的面積開銷對(duì)關(guān)鍵數(shù)據(jù)進(jìn)行糾錯(cuò)。