本公開涉及存儲器技術，尤其涉及一種指令采樣電路及存儲器。
背景技術：
1、動態(tài)隨機存取存儲器(dynamic?random?access?memory，簡稱dram)是一種高速地、隨機地寫入和讀取數(shù)據(jù)的半導體存儲器，被廣泛地應用到數(shù)據(jù)存儲設備或裝置中。
2、實際應用中，存儲器指令的信息可能需要通過多個周期進行分別采樣，并最終將該存儲器指令的信息一起輸出給后續(xù)電路。故需要提供一種指令采樣電路來實現(xiàn)上述目的。
技術實現(xiàn)思路
1、本公開的實施例提供一種指令采樣電路及存儲器。
2、根據(jù)一些實施例，本公開第一方面提供一種指令采樣電路，包括：采樣電路和延時電路；采樣電路接收存儲器指令和采樣時鐘，用于分別響應于采樣時鐘的第一采樣沿和第二采樣沿，對存儲器指令進行采樣，輸出第一周期指令和第二周期指令；采樣電路具有第一輸出端和第二輸出端；延時電路的輸入端與采樣電路的第一輸出端連接，延時電路的輸出端與指令譯碼電路連接，延時電路用于對采樣電路的第一輸出端輸出的指令進行延時后輸出；指令譯碼電路，耦接于指令采樣電路，接收輸出時鐘，用于對采樣電路輸出的指令進行譯碼，并響應于輸出時鐘的輸出沿，將當前的譯碼結果作為存儲器指令的譯碼信息輸出；采樣電路的第二輸出端與地址輸出電路連接；地址輸出電路，接收輸出時鐘，用于響應于輸出沿，將采樣電路的第二輸出端當前輸出的指令作為存儲器指令的地址信息輸出。
3、在一些示例中，延時電路包括偶數(shù)個反相器。
4、在一些示例中，輸出時鐘的輸出沿位于第二采樣沿，或者，位于第二采樣沿之后且與第二采樣沿存在預設的延遲量，延遲量滿足在輸出沿下進行采樣所需的時序要求。
5、在一些示例中，采樣電路和指令譯碼電路均包括觸發(fā)器；延遲量包括指令譯碼電路中觸發(fā)器的建立時間和采樣電路中觸發(fā)器的保持時間。
6、在一些示例中，延遲量不大于第一采樣沿和第二采樣沿之間所經(jīng)過的時間與指令譯碼電路中觸發(fā)器的建立時間之差。
7、在一些示例中，采樣時鐘包括奇時鐘和偶時鐘；采樣電路包括：第一子采樣電路和第二子采樣電路，第一子采樣電路具有第一偶輸出端和第二偶輸出端，第二子采樣電路具有第一奇輸出端和第二奇輸出端；第一子采樣電路的輸入端和第二子采樣電路的輸入端連接，用于接收存儲器指令；第一子采樣電路的時鐘端接收偶時鐘，第二子采樣電路的時鐘端接收奇時鐘；延時電路包括：第一子延時電路和第二子延時電路，第一偶輸出端與第一子延時電路的輸入端連接，第一奇輸出端與第二子延時電路的輸入端連接；第一子延時電路、第二子延時電路的輸出端以及第二偶輸出端和第二奇輸出端均連接至指令譯碼電路；第二偶輸出端和第二奇輸出端連接地址輸出電路。
8、在一些示例中，指令譯碼電路包括譯碼電路和譯碼輸出電路；譯碼電路的輸入端與第一子延時電路、第二子延時電路的輸出端以及第二偶輸出端和第二奇輸出端連接，譯碼電路的輸出端與譯碼輸出電路連接，譯碼電路用于執(zhí)行譯碼處理；譯碼輸出電路，接收輸出時鐘，用于響應于輸出沿，將譯碼電路當前輸出的譯碼結果作為存儲器指令的譯碼信息輸出。
9、在一些示例中，譯碼電路，包括：1n模式對應的第一譯碼電路和2n模式對應的第二譯碼電路；第一譯碼電路的輸入端與第二偶輸出端和第二奇輸出端連接，第一譯碼電路的輸出端與譯碼輸出電路連接，第一譯碼電路用于對接收到的指令進行譯碼，輸出對應的譯碼結果；第二譯碼電路的輸入端與第一子延時電路、第二子延時電路的輸出端連接，第二譯碼電路的輸出端與譯碼輸出電路連接，第二譯碼電路用于對接收到的指令進行譯碼，輸出對應的譯碼結果；譯碼輸出電路，接收輸出時鐘，用于響應于輸出沿，將第一譯碼電路或第二譯碼電路當前輸出的譯碼結果，作為存儲器指令的譯碼信息輸出。
10、在一些示例中，地址輸出電路的輸入端與第二偶輸出端和第二奇輸出端連接，地址輸出電路的時鐘端接收輸出時鐘，地址輸出電路用于響應于輸出沿，將第二偶輸出端或第二奇輸出端的當前輸出，作為存儲器指令的地址信息輸出。
11、在一些示例中，地址輸出電路，包括：第一輸出電路、第二輸出電路以及整合電路；第一輸出電路的輸入端與第二偶輸出端連接，第一輸出電路的時鐘端接收輸出時鐘，用于響應于輸出沿，輸出第二偶輸出端的當前輸出；第二輸出電路的輸入端與第二奇輸出端連接，第二輸出電路的時鐘端接收輸出時鐘，用于響應于輸出沿，輸出第二奇輸出端的當前輸出；整合電路，耦接于第一輸出電路和第二輸出電路，用于對第一輸出電路和第二輸出電路的輸出進行整合后，作為存儲器指令的地址信息輸出。
12、在一些示例中，指令采樣電路還包括：時鐘生成電路；時鐘生成電路，接收采樣時鐘，耦接于指令譯碼電路和地址輸出電路，用于根據(jù)采樣時鐘，生成輸出時鐘。
13、根據(jù)一些實施例，本公開第二方面提供一種存儲器，包括：如前的指令采樣電路、指令譯碼電路以及地址輸出電路。
14、本公開實施例提供的指令采樣電路及存儲器中，采樣電路分別響應于采樣時鐘的第一采樣沿和第二采樣沿，對存儲器指令進行采樣，輸出第一周期指令和第二周期指令；采樣電路具有第一輸出端和第二輸出端，延時電路對采樣電路的第一輸出端輸出的指令進行延時后輸出；指令譯碼電路，接收輸出時鐘，對采樣電路輸出的指令進行譯碼，并響應于輸出時鐘的輸出沿，將當前的譯碼結果作為存儲器指令的譯碼信息輸出；地址輸出電路，接收輸出時鐘，響應于輸出沿，將采樣電路的第二輸出端當前輸出的指令作為存儲器指令的地址信息輸出。本方案通過延時電路對采樣電路的第一輸出端輸出的第一周期指令進行延時，指令譯碼電路對延時后的第一周期指令進行譯碼得到譯碼信息，并響應于輸出時鐘的輸出沿，通過指令譯碼電路和地址輸出電路將存儲器指令的譯碼信息和地址信息同時輸出，從而使得譯碼信息和地址信息縮短了傳輸延遲，提高指令采樣的效率。并且，在地址輸出電路中減少了區(qū)分1n模式和2n模式的輸出邏輯，簡化了電路，提高了dram的性能。
15、本公開的構造以及它的其他發(fā)明目的及有益效果將會通過結合附圖而對優(yōu)選實施例的描述而更加明顯易懂。
1.一種指令采樣電路，其特征在于，包括：采樣電路和延時電路；
2.根據(jù)權利要求1所述的指令采樣電路，其特征在于，所述延時電路包括偶數(shù)個反相器。
3.根據(jù)權利要求1所述的指令采樣電路，其特征在于，所述輸出時鐘的輸出沿位于所述第二采樣沿，或者，位于所述第二采樣沿之后且與所述第二采樣沿存在預設的延遲量，所述延遲量滿足在所述輸出沿下進行采樣所需的時序要求。
4.根據(jù)權利要求3所述的指令采樣電路，其特征在于，所述采樣電路和所述指令譯碼電路均包括觸發(fā)器；所述延遲量包括所述指令譯碼電路中觸發(fā)器的建立時間和所述采樣電路中觸發(fā)器的保持時間。
5.根據(jù)權利要求3所述的指令采樣電路，其特征在于，所述延遲量不大于所述第一采樣沿和所述第二采樣沿之間所經(jīng)過的時間與所述指令譯碼電路中觸發(fā)器的建立時間之差。
6.根據(jù)權利要求1所述的指令采樣電路，其特征在于，所述采樣時鐘包括奇時鐘和偶時鐘；
7.根據(jù)權利要求6所述的指令采樣電路，其特征在于，所述指令譯碼電路包括譯碼電路和譯碼輸出電路；
8.根據(jù)權利要求7所述的指令采樣電路，其特征在于，所述譯碼電路，包括：1n模式對應的第一譯碼電路和2n模式對應的第二譯碼電路；
9.根據(jù)權利要求6所述的指令采樣電路，其特征在于，所述地址輸出電路的輸入端與所述第二偶輸出端和所述第二奇輸出端連接，所述地址輸出電路的時鐘端接收所述輸出時鐘，所述地址輸出電路用于響應于所述輸出沿，將所述第二偶輸出端或所述第二奇輸出端的當前輸出，作為所述存儲器指令的地址信息輸出。
10.根據(jù)權利要求9所述的指令采樣電路，其特征在于，所述地址輸出電路，包括：第一輸出電路、第二輸出電路以及整合電路；
11.根據(jù)權利要求1-10中任一項所述的指令采樣電路，其特征在于，所述指令采樣電路還包括：時鐘生成電路；
12.一種存儲器，其特征在于，包括：如權利要求1-11中任一項所述的指令采樣電路、所述指令譯碼電路以及所述地址輸出電路。