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      調(diào)整選通信號(hào)延遲的半導(dǎo)體芯片的制作方法

      文檔序號(hào):42326513發(fā)布日期:2025-07-01 19:45閱讀:12來(lái)源:國(guó)知局

      本公開涉及一種半導(dǎo)體芯片,其調(diào)整用于輸入到半導(dǎo)體芯片外部和從半導(dǎo)體芯片外部輸出的選通信號(hào)的延遲量。


      背景技術(shù):

      1、通常,對(duì)存儲(chǔ)器芯片的訪問(wèn)可以通過(guò)控制器進(jìn)行。例如,在針對(duì)存儲(chǔ)器芯片的數(shù)據(jù)讀取開始之后,主機(jī)向控制器傳送讀取命令和地址。控制器從存儲(chǔ)器芯片讀取數(shù)據(jù)并將讀取數(shù)據(jù)傳送給主機(jī)。在針對(duì)存儲(chǔ)器芯片的數(shù)據(jù)寫入開始之后,主機(jī)向控制器傳送寫入命令、寫入數(shù)據(jù)和地址。控制器將寫入數(shù)據(jù)寫入存儲(chǔ)器裝置。在針對(duì)存儲(chǔ)器芯片的這種訪問(wèn)過(guò)程中,由于工藝、電壓和溫度(pvt)變化,對(duì)輸入到存儲(chǔ)器芯片和從存儲(chǔ)器芯片輸出的數(shù)據(jù)進(jìn)行選通的選通信號(hào)可以在不同的時(shí)間生成。


      技術(shù)實(shí)現(xiàn)思路

      1、在一實(shí)施例中,一種存儲(chǔ)器芯片可以包括:延遲量調(diào)整電路,其配置為在后訓(xùn)練操作開始之后,基于芯片標(biāo)識(shí)和測(cè)試模式信號(hào)改變代碼信號(hào)的邏輯電平組合,該代碼信號(hào)調(diào)整用于通過(guò)導(dǎo)電通孔輸入或輸出的選通信號(hào)的第一延遲量,以及配置為通過(guò)對(duì)代碼信號(hào)執(zhí)行算術(shù)運(yùn)算來(lái)生成操作代碼信號(hào);以及數(shù)據(jù)處理電路,其配置為將選通信號(hào)延遲基于操作代碼信號(hào)的第二延遲量,配置為與被延遲了第二延遲量的選通信號(hào)同步地鎖存內(nèi)部數(shù)據(jù),以及配置為將鎖存的內(nèi)部數(shù)據(jù)作為數(shù)據(jù)輸出。

      2、在一實(shí)施例中,一種半導(dǎo)體芯片可以包括:第一存儲(chǔ)器芯片,配置為在后訓(xùn)練操作開始之后,當(dāng)芯片標(biāo)識(shí)(id)處于第一邏輯電平組合時(shí),通過(guò)對(duì)調(diào)整用于通過(guò)第一導(dǎo)電通孔輸入的選通信號(hào)的延遲量的第一代碼信號(hào)執(zhí)行算術(shù)運(yùn)算來(lái)生成第一操作代碼信號(hào),以及配置為通過(guò)將選通信號(hào)延遲基于第一操作代碼信號(hào)被調(diào)整的延遲量來(lái)通過(guò)第二導(dǎo)電通孔輸出第一數(shù)據(jù);以及第二存儲(chǔ)器芯片,配置為在后訓(xùn)練操作開始之后,當(dāng)芯片標(biāo)識(shí)處于第二邏輯電平組合時(shí),通過(guò)對(duì)調(diào)整用于通過(guò)第一導(dǎo)電通孔輸入的選通信號(hào)的延遲量的第二代碼信號(hào)執(zhí)行算術(shù)運(yùn)算來(lái)生成第二操作代碼信號(hào),以及配置為通過(guò)將選通信號(hào)延遲基于第二操作代碼信號(hào)被調(diào)整的延遲量來(lái)通過(guò)第三導(dǎo)電通孔輸出第二數(shù)據(jù)。

      3、在一實(shí)施例中,一種半導(dǎo)體芯片可以包括:第一存儲(chǔ)器芯片,其與第一芯片標(biāo)識(shí)(id)相關(guān)聯(lián),第一存儲(chǔ)器芯片配置為響應(yīng)于接收到第一芯片id,通過(guò)對(duì)調(diào)整用于通過(guò)第一信號(hào)路徑輸入的選通信號(hào)的延遲量的第一代碼信號(hào)執(zhí)行算術(shù)運(yùn)算來(lái)生成第一操作代碼信號(hào),以及基于第一操作代碼信號(hào)調(diào)整用于選通信號(hào)的延遲量;以及第二存儲(chǔ)器芯片,其與第二芯片標(biāo)識(shí)(id)相關(guān)聯(lián),該第二存儲(chǔ)器芯片配置為響應(yīng)于接收到第二芯片id,通過(guò)對(duì)調(diào)整用于通過(guò)第二信號(hào)路徑輸入的選通信號(hào)的延遲量的第二代碼信號(hào)執(zhí)行算術(shù)運(yùn)算來(lái)生成第二操作代碼信號(hào),以及基于第二操作代碼信號(hào)調(diào)整用于選通信號(hào)的延遲量。

      4、在一實(shí)施例中,一種方法可以包括:通過(guò)對(duì)調(diào)整用于選通信號(hào)的延遲量的代碼信號(hào)執(zhí)行算術(shù)運(yùn)算來(lái)生成操作代碼信號(hào);基于操作代碼信號(hào)調(diào)整用于選通信號(hào)的延遲量;將選通信號(hào)延遲經(jīng)調(diào)整的延遲量;與被延遲了經(jīng)調(diào)整的延遲量的選通信號(hào)同步地鎖存內(nèi)部數(shù)據(jù);以及輸出被鎖存的內(nèi)部數(shù)據(jù)。



      技術(shù)特征:

      1.一種存儲(chǔ)器芯片,包括:

      2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器芯片,其中:

      3.根據(jù)權(quán)利要求1所述的存儲(chǔ)器芯片,其中,所述代碼信號(hào)是在所述后訓(xùn)練操作執(zhí)行之前執(zhí)行的預(yù)訓(xùn)練操作開始之后生成的、用于通過(guò)具有針對(duì)所述導(dǎo)電通孔的延遲量的復(fù)制延遲電路來(lái)調(diào)整用于所述選通信號(hào)的延遲量的信號(hào)。

      4.根據(jù)權(quán)利要求1所述的存儲(chǔ)器芯片,其中,所述延遲量調(diào)整電路包括:

      5.根據(jù)權(quán)利要求4所述的存儲(chǔ)器芯片,其中,所述訓(xùn)練電路包括:

      6.根據(jù)權(quán)利要求5所述的存儲(chǔ)器芯片,其中,所述偏移代碼信號(hào)生成電路包括:

      7.根據(jù)權(quán)利要求5所述的存儲(chǔ)器芯片,其中,所述算術(shù)電路包括:

      8.根據(jù)權(quán)利要求5所述的存儲(chǔ)器芯片,其中,所述代碼選擇電路包括:

      9.一種半導(dǎo)體芯片,包括:

      10.根據(jù)權(quán)利要求9所述的半導(dǎo)體芯片,其中,所述第二存儲(chǔ)器芯片堆疊在所述第一存儲(chǔ)器芯片和所述第一至第三導(dǎo)電通孔之上。

      11.根據(jù)權(quán)利要求9所述的半導(dǎo)體芯片,其中,所述第一存儲(chǔ)器芯片包括:

      12.根據(jù)權(quán)利要求11所述的半導(dǎo)體芯片,其中,所述第一延遲量調(diào)整電路包括:

      13.根據(jù)權(quán)利要求12所述的半導(dǎo)體芯片,其中,所述第一訓(xùn)練電路包括:

      14.根據(jù)權(quán)利要求13所述的半導(dǎo)體芯片,其中,所述第一偏移代碼信號(hào)生成電路包括:

      15.根據(jù)權(quán)利要求13所述的半導(dǎo)體芯片,其中,所述第一算術(shù)電路包括:

      16.根據(jù)權(quán)利要求13所述的半導(dǎo)體芯片,其中,所述第一代碼選擇電路包括:

      17.根據(jù)權(quán)利要求9所述的半導(dǎo)體芯片,其中,所述第二存儲(chǔ)器芯片包括:

      18.根據(jù)權(quán)利要求17所述的半導(dǎo)體芯片,其中,所述第二延遲量調(diào)整電路包括:

      19.根據(jù)權(quán)利要求18所述的半導(dǎo)體芯片,其中,所述第二訓(xùn)練電路包括:

      20.根據(jù)權(quán)利要求19所述的半導(dǎo)體芯片,其中,所述第二偏移代碼信號(hào)生成電路包括:

      21.根據(jù)權(quán)利要求19所述的半導(dǎo)體芯片,其中,所述第二算術(shù)電路包括:

      22.根據(jù)權(quán)利要求19所述的半導(dǎo)體芯片,其中,所述第二代碼選擇電路包括:

      23.一種半導(dǎo)體芯片,包括:

      24.根據(jù)權(quán)利要求23所述的半導(dǎo)體芯片,其中,所述第一信號(hào)路徑和所述第二信號(hào)路徑是通過(guò)多個(gè)導(dǎo)電通孔或多個(gè)引線接合段來(lái)實(shí)現(xiàn)的。

      25.根據(jù)權(quán)利要求23所述的半導(dǎo)體芯片,其中,所述第一存儲(chǔ)器芯片和所述第二存儲(chǔ)器芯片堆疊在所述第一信號(hào)路徑和所述第二信號(hào)路徑之上。

      26.根據(jù)權(quán)利要求23所述的半導(dǎo)體芯片,其中:

      27.根據(jù)權(quán)利要求23所述的半導(dǎo)體芯片,其中,所述第一存儲(chǔ)器芯片包括:

      28.根據(jù)權(quán)利要求27所述的半導(dǎo)體芯片,其中:

      29.根據(jù)權(quán)利要求23所述的半導(dǎo)體芯片,其中,所述第二存儲(chǔ)器芯片包括:

      30.根據(jù)權(quán)利要求29所述的半導(dǎo)體芯片,其中:

      31.一種方法,包括:

      32.根據(jù)權(quán)利要求31所述的方法,其中,所述經(jīng)調(diào)整的延遲量是基于用于所述選通信號(hào)的信號(hào)路徑。


      技術(shù)總結(jié)
      本公開涉及調(diào)整選通信號(hào)延遲的半導(dǎo)體芯片。一種存儲(chǔ)器芯片包括:延遲量調(diào)整電路,其:配置為在后訓(xùn)練操作開始之后,基于芯片ID和測(cè)試模式信號(hào)改變代碼信號(hào)的邏輯電平組合,該代碼信號(hào)調(diào)整用于通過(guò)導(dǎo)電通孔輸入或輸出的選通信號(hào)的第一延遲量;以及配置為通過(guò)對(duì)代碼信號(hào)執(zhí)行算術(shù)運(yùn)算來(lái)生成操作代碼信號(hào);以及數(shù)據(jù)處理電路,其配置為將選通信號(hào)延遲基于操作代碼信號(hào)的第二延遲量,配置為與被延遲了第二延遲量的選通信號(hào)同步地鎖存內(nèi)部數(shù)據(jù),以及配置為將被鎖存的內(nèi)部數(shù)據(jù)作為數(shù)據(jù)輸出。

      技術(shù)研發(fā)人員:趙慶俊,樸宰亨
      受保護(hù)的技術(shù)使用者:愛思開海力士有限公司
      技術(shù)研發(fā)日:
      技術(shù)公布日:2025/6/30
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