使用具有非均勻厚度的電介質的存儲器單元的制作方法

專利名稱：使用具有非均勻厚度的電介質的存儲器單元的制作方法
技術領域：
本發明通常涉及半導體器件，更具體地，涉及非易失存儲器件及 制造方法。
背景技術：
非易失存儲器利用離散的電荷貯存元件，諸如氮化物中的電子和 空穴陷阱，典型地通過將電子插入到離散的電荷貯存元件中進行編程。 由于存儲介質是不導電的，因此電子在存儲介質中很少移動。將電子 插入到氮化物中的一種典型的且最有效的方法是熱載流子注入(HCI)。 這具有以非均勻的方式將電子注入到氮化物中的效果。在電子具有最高能量的位置，該位置典型地位于漏附近，電荷密度最高。結果是電 子較集中在最接近漏的區域中的氮化物中。這有效地為可檢測的存儲器單元的閾值電壓提供足夠的改變。另一技術是熱空穴注入。這提供了注入到氮化物中的空穴以中和 氮化物中的電子。通過在PN結上提供反向偏置并且在控制柵上提供負 電壓，該熱空穴也在漏附近產生。這些偏置條件引起了空穴/電子對的 形成。這些空穴中的一些在漏和襯底之間加速到足夠的能量以越過襯 底和氮化物之間的勢壘。能夠到達氮化物的空穴根據一定的模式執行 該操作。盡管該模式與利用HCI的編程模式相似，但不是相同的。T. Y. Chan等人在"A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device (真正的單晶體管氧-氮-氧器件)"，IEEE Electron Device Letters, Vol. EDL-8， No. 3, March 1987中描述了利用產生晶體管的飽和條件相 同的高柵電壓和漏電壓進行存儲器編程。飽和條件下的編程產生了具 有相對廣的分布的漏中的電子分布。該編程利用HCI，且往往不僅具 有漏附近的一個峰值，而且還具有稍微遠離漏的額外的峰值。熱空穴注入(HHI)往往不具有該第二峰值，由此作為第二峰值一部分而注入 的電子不能非常有效地由HHI完全中和。因此，在利用HHI擦除時， 電子往往留在氮化物中。在寫/擦除周期之后，積累的電子使得擦除的 閾值電壓升高，導致了用于存儲器工作的不足的電壓裕度。窄的電子分布允許在單獨的存儲器單元中存儲兩個離散的數據狀 態。獨立的數據狀態可以存儲在兩個源/漏端中的每一個，在存儲器單 元的兩個比特之間不存在嚴重的互串干擾。然而，用于產生窄的電子 分布所需的高編程柵電壓的使用，需要能夠處理該高的柵電壓的大的 外圍晶體管。為了承受諸如IO伏的柵電壓，晶體管必須利用厚的柵氧 化物，該厚的柵氧化物直接增加了所需外圍電路的尺寸。現有的非易 失存儲器模塊利用具有足夠高的用于電荷定位的柵偏置的存儲介質 層，該非易失存儲器模塊，典型地具有尺寸缺陷，特別是在需要快速 讀取訪問時間時。


本發明借助于示例說明，并且不限于附圖，在附圖中相同的附圖 標記表示相似的元件。圖1以截面的形式示出了在其中的溝道中具有不需要的電荷存儲 分布的存儲器單元；圖2-7以截面的形式示出了根據本發明的一種形式的利用多步驟 編程的存儲器單元；圖8以流程圖的形式說示出存儲器單元的多步驟編程方法；圖9以流程圖的形式示出了利用多步驟編程對存儲器陣列編程的方法；圖10以截面的形式示出了利用多步驟編程的存儲器單元的另一形式；圖11-15以截面的形式示出了制造利用多步驟編程的存儲器單元 的柵疊層結構的另一形式；圖16-20以截面的形式示出了制造利用多步驟編程的存儲器單元的柵疊層結構的另一形式；以及圖21-25以截面的形式示出了利用多步驟編程的根據本發明的另 一形式的存儲器陣列。本領域的技術人員應該理解在附圖中示出的元件僅用于簡化和清 晰目的，沒有必要依比例繪制。例如，附圖中的某些元件的尺寸可以 相對于其它元件放大，以有助于改善對本發明的實施例的理解。
具體實施方式
圖1中示出了一種具有NVM (非易失存儲器)單元或存儲器單元 10的半導體器件。存儲器單元10具有襯底12，該襯底由數種半導體 材料中的任何一種半導體材料形成。典型地，襯底12是硅。源14和 漏16位于襯底12中，由溝道區域30隔開。覆蓋溝道區域的是具有柵 24的柵結構。在溝道區域30和一部分源14和漏16上方形成底部介電 層18。覆蓋底部介電層18的是電荷貯存層20。電荷貯存層20具有多 個電荷貯存元件。這些電荷貯存元件中存儲的電荷處于不平衡的分布 狀況下，該分布包括電荷分布尾部34。在一種形式中，電荷貯存層20 是氮化物。覆蓋電荷貯存層20的是頂部介電層22。在一種形式中，底 部介電層18和頂部介電層22是氧化物。覆蓋頂部介電層22的是柵24。 與柵結構的側面相鄰且覆蓋一部分底部介電層18的是側壁隔層 (sidewall spacer) 26和28。將電氣接觸連接到柵24，用于施加柵電壓 VG，并且將電氣接觸連接到漏16，用于施加漏電壓VD。在源和漏上具有固定電勢并且襯底12 (即，阱)上具有偏置的情 況下，施加柵電壓，通過熱載流子注入對存儲器單元IO進行編程，此 時在溝道區域30的邊緣處產生所需的電荷注入量。而且，不需要的電 荷注入量可能產生在溝道區域30的內部部分作為偏置條件的結果產生 電荷分布尾部34。需要的和不需要的電荷注入量的產生得出了所示出 的存儲電荷分布。存儲器單元10內部的不需要的電荷注入可能干擾多 比特每單元存儲器以及單比特每單元存儲器的正確讀取操作。因此，圖1說明意在示出任一類型的存儲器單元結構。在這兩種結構中，不 需要的電荷的堆積可以使得被擦除的單元呈現為已被編程。例如，對 于單比特單元和多比特單元，選定比特呈現為保持已編程，即使在通 過非均勻擦除技術，諸如熱空穴注入擦除之后。對于多比特存儲器單 元實現方案，在讀取未被編程的存儲器單元中的相鄰比特時，由于該 不需要的電荷，可能出現錯誤。例如，圖1示出了，在讀取過程中與漏16相鄰的耗盡區域32的屏蔽效應外部，存在電荷。存儲器單元10 的內部部分中的不需要的電荷在存儲器單元10的未編程比特的讀取過 程中對溝道區域30產生有害影響。圖2中示出了存儲器單元36的初始形成過程和與形成存儲器單元 36相關聯的方法。提供襯底38，其中襯底38可以是多種半導體材料 中的任何一種半導體材料，并且典型地是硅。在一部分襯底38上方形 成底部介電層40。在一種形式中，底部介電層40是氧化物。覆蓋底部 介電層40的是電荷貯存層42。在一種形式中，電荷貯存層42的是氮 化物層。覆蓋電荷貯存層42的是頂部介電層44。在一種形式中，頂部 介電層44是氧化物。覆蓋頂部介電層44的是柵46，該柵46具有足以 用于限定存儲器單元36的溝道所需的寬度。在一種形式中，柵46是 多晶硅，但是可以利用多種其它半導體和傳導材料。覆蓋抗反射涂 (ARC)層48的是柵46。在圖2示出的形式中，通過底部介電層40、電荷貯存層42、頂部 介電層44、柵46和ARC層48的傳統的刻蝕技術，產生了存儲器單元 柵疊層。電荷貯存層42通過電氣絕緣層與襯底38和柵46隔開，并且 可由施加到柵46的偏置電壓控制。圖3中示出了存儲器單元36的進一步處理。將柵疊層暴露于傳統 的氧化環境中，該氧化環境具有充分地侵蝕性，以消耗柵46的柵材料。 作為柵材料消耗的結果，疊層邊緣處的頂部介電層44的產生的柵氧化 物的厚度增加，且比頂部介電層44的中心處的柵氧化物的厚度厚。氧化物變厚的程度應與所需的己編程電荷分布的寬度相似。因此，根據所需的頂部介電層44的邊緣的厚度，設定存儲器單元36暴露于氧化 環境的時間。氧化環境產生了側壁氧化物50和側壁氧化物52。在所示 出的形式中，示出頂部介電層44的邊緣厚度54和邊緣厚度58大于頂 部介電層44的內部厚度56。圖4中示出了存儲器單元36的進一步處理。在柵疊層結構附近通 過離子注入，形成源60和漏62以限定柵46下面的襯底38中的溝道。 此外，形成側壁隔層64和側壁隔層66并構圖為存儲器單元36的柵疊 層周圍的連續的隔層結構。在一種形式中，側壁隔層64和66由氮化 物形成。在形成側壁隔層64和66之前，移除ARC層48以暴露柵46。圖5中示出了存儲器單元36的進一步處理，其中進行了對柵46、 源60、漏62和襯底38的電氣接觸。將源偏置電壓Vs連接到源60。 將柵偏置電壓V(3連接到柵46。將漏偏置電壓Vd逢接到漏62。將阱電 壓Vw連接到襯底38。假設用于存儲器單元36的編程操作的示例性偏 置條件為，柵偏置電壓為6伏、漏偏置電壓為3伏并且阱電壓為-2伏。 在該示例性偏置條件中，在電荷貯存層42中得出圖5所示的電荷分布。 提供所需的編程電荷69，其中大部分電荷存在于與漏62相鄰的電荷貯 存層42的邊緣或橫向邊界處。電荷分布朝向存儲器單元36的中心逐 漸減少。然而，不需要的電荷分布尾部68也存在于電荷貯存層42的 中心區域中。如前文提及，電荷分布尾部68是不需要的，并且可能導 致存儲器單元在未被編程時呈現為已被編程。應當注意，在此處公開的該實施例和其它實施例中，柵電壓相對于襯底38的極性可以如上文 所討論的為正或為負。柵極性取決于柵46的邊界或邊緣處的底部介電 層40或頂部介電層44中的哪一個較厚。當柵46的邊緣處的頂部介電 層44比底部介電層厚時，如圖5所示，柵電壓相對于襯底38為正。圖6中示出了額外的編程步驟，校正或補償圖5的電荷分布尾部 68。在該操作中，在存儲器單元36的右手側執行比特編程的第二步驟。第二步驟用于清除溝道上方的內部區域70中的電荷分布尾部68中的 不需要的電荷。在一種形式中，約7伏的柵偏置電壓用于Ve。約-7伏 的偏置電壓用作電壓Vw、 Vd和Vs。在這些偏置條件下，通過如圖6 中的從電荷貯存層42到柵46的箭頭指示的電子隧穿，基本上移除不 需要的電荷。由于頂部介電層44中心中的頂部介電層44比邊緣的薄， 因此此處場最高，在此處發生電子隧穿。相似地，在存儲器單元36的 中心部分中，可以將空穴從柵46注入到電荷貯存層42。結果將電荷貯 存層42的內部部分中不需要的電荷減少到對存儲器單元36的讀取有 極小影響的數目。頂部介電層44的較厚區域中的隧穿最小，由此當前 存在于這些區域中的電荷未明顯改變。在所示的形式中，柵4 6和襯底3 8之間的總電壓可以為9到2 0伏。 該總電壓必須足夠低，以最小化外圍中輔助電路(未示出)的成本。 如果電壓差過高，則可以修改電荷貯存層42中所需的電荷。然而，如 果在"清除"編程步驟過程中，柵46和襯底38之間的電壓太低，則 不需要的電荷的隧穿可能會太低或者無效。對于傳統工藝，電壓范圍 為12和14伏的總量值是典型的。然而，應當理解，該范圍將依賴于 工藝參數和器件配置而變化。圖7中示出了編程的存儲器單元36。示出了得到的編程電荷72， 其中電荷貯存層42中存儲的電荷更加有效地集中在漏62附近的電荷 貯存層42的邊緣或邊界處。在結構上，存儲器單元36具有電荷貯存 層42和柵46之間的變化的柵電介質厚度。特別地，有意地使該電介 質厚度比存儲器單元36的中心的電介質厚度厚，以允許第二編程步驟 中的電子隧穿，但是在中心區域外部由于頂部介電層44的增加的厚度 抑制電子隧穿。圖8中示出了根據本發明的一種形式的存儲器的多步驟編程方法 的流程圖。在開始步驟74之后，在步驟76中提供存儲器單元。在步 驟78中，利用熱載流子注入(HCI)對存儲器單元進行編程，產生存儲器單元的溝道區域的邊緣部分上方的存儲器單元的電荷貯存層中所 需的已編程電荷。在編程過程中，還產生在溝道區域的內部部分上方 的電荷貯存層中不需要的已編程電荷。在步驟80中，利用去往和/或來自電荷貯存層的內部部分的電荷隧穿，執行清除。在步驟82中，完成編程并且結束單元的編程。圖9中示出了利用多步驟編程的存儲器陣列編程的方法的流程圖。 在開始步驟84之后，在步驟85中提供存儲器陣列。然后執行兩步驟 編程93。起初，在步驟86中，對存儲器陣列的選定部分進行編程。在 第二步驟，即步驟87中，利用存儲器陣列的選定部分的電荷隧穿，執 行清除。在兩步驟編程93之后，在步驟83中執行驗證。在步驟88中， 確定覆蓋存儲器陣列的選定部分中的每個存儲器單元器件的溝道上方 的內部區域中的不需要的電荷的編程和清除是否成功。如果清除成功， 則在步驟90中確定是否對存儲器陣列的其它存儲器部分進行編程。如 果不成功，則步驟92編程結束。如果存在額外的待執行的陣列編程， 則執行步驟91，其中將存儲器陣列的下一部分選擇為選定部分。如果 編程和清除步驟88不成功，則執行步驟89，其中在執行步驟91之前， 利用較低的偏置電壓對存儲器陣列的選定部分進行編程。在步驟91之 后，利用兩步驟編程93的另一次迭代繼續編程，后續步驟如上文所述。圖10中以截面的形式示出了利用多步驟編程的存儲器單元36'的 另一形式。為了便于說明，對與存儲器單元36的形式相似的元件進行 類似地編號。在所示出的形式中，存儲器單元36'具有電荷貯存層42 的邊緣處的上面和下面的增加的氧化物厚度。在發生氧化時形成側壁 襯墊(liner) 100和102，消耗了邊緣處的一部分電荷貯存層42。氧化 產生了底部介電層40的增加的邊緣氧化物厚度104和增加的邊緣氧化 物厚度108。底部介電層40的內部氧化物厚度106顯著薄于邊緣氧化 物厚度104和106。相似地，頂部介電層44具有增加的邊緣氧化物厚 度110和增加的邊緣氧化物厚度114，但是內部氧化物厚度112小于邊 緣氧化物厚度110和114。作為氧化的結果，產生了對電荷貯存層42的上和下邊緣表面的彎曲。發生的氧擴散的程度依賴于底部介電層40 和頂部介電層44的氧化物厚度。在底部氧化物層的邊緣處是否存在顯著氧化由兩個重要因素控制。第一，氧擴散的程度。第二，來自覆蓋層的應力未抑制氧化速率，但是底部介電層40的較小尺寸確實固有地 抑制擴散。當氧化出現在底部介電層40的邊緣處時，體積由于氧化向 上推動電荷貯存層而增加，導致了圖10的結構。應當理解，電荷貯存 層42的每個邊緣處的兩個氧化增加的區域可能導致第二編程步驟，即 步驟87過程中所需的較低的工作電壓范圍。換言之，柵46處所需的 編程電壓相對于襯底38以及源和漏處所需的電壓較低，其中襯底38 以及源和漏垂直于圖10的視圖，因此不可見。圖11中以截面的形式示出了另一存儲器單元，即存儲器單元111， 該存儲器單元通過多個步驟編程。通過提供襯底212形成存儲器單元 111。覆蓋襯底212的是氧化物層214。覆蓋氧化物層214的是氮化物 層116。覆蓋氮化物層116的是氧化物層118。覆蓋氧化物層118的是 具有開口 122的構圖的掩模層120。在一種形式中，構圖的掩模層120 由氮化物形成，但是其它的材料也可用于實現掩模。在圖12中，沿構圖的掩模層120形成側壁隔層124。沿開口 122 中的構圖的掩模層120的側面利用連續材料形成側壁隔層124，但在該 截面視圖中呈現在兩個區域中。在一種形式中，側壁隔層124由多晶 硅形成。通過適當位置的側壁隔層124，移除開口 122中的氧化物層 118的剩余的暴露部分。在一種形式中，利用傳統的濕法刻蝕實現移除。圖13中示出了存儲器單元111的進一步處理。移除圖12的側壁 隔層124。 一旦移除側壁隔層124，形成共形氧化物層126。氧化物層 126可以通過淀積氧化物材料形成，或者可替換地，可以通過傳統的熱 氧化形成。此外，淀積材料的傳導層用作柵128。在一種形式中，利用 多晶硅形成柵128。然而，可以使用其它傳導材料。圖14中示出了存儲器單元111的進一步處理。通過移除柵128的 材料，移除部分柵128，其中柵128以高于氧化物層126的頂部高度存 在。特別地，利用化學機械研磨(CMP)工藝實現一部分柵128的移 除。圖14中示出了存儲器單元111的產生結構。通過CMP移除步驟 移除構圖的掩模層120上方存在的柵128的所有柵材料。圖15中示出了存儲器單元111的進一步處理。利用掩模(未示出) 使用傳統的各向異性干法刻蝕產生柵疊層結構以形成所示的存儲器單 元lll。特別地，除了被移除的部分氧化物層118、氮化物層116和氧 化物層214之外，移除構圖的掩模層120。而且，移除與柵128的上部 橫向相鄰的部分氧化物層126。在另一實施例中，柵層128的剩余部分 用作構圖的掩模層120、氧化物層118、氮化物層116和氧化物層214 的移除過程中的硬掩模。在該可替換的實施例中，不需要額外的掩模 構圖。位于柵128下面的氧化物層126的剩余部分的中心部分的厚度 小于其邊緣處的厚度。在柵疊層的周界處，氧化物厚度130包括氧化 物層118的厚度與氧化物層126的厚度的組合。由于兩種材料均是氧 化物，因此在物理特性上不能區分，因此氧化物層118的剩余部分用 虛線示出。因此，應當注意，使用該實施例，在厚度上，僅修改了上 面的氧化物，即氧化物層126，而非下面的氧化物，即氧化物層214， 并且氧化物層126厚度的修改經由掩模步驟實現。由于存儲器單元111 具有的柵氧化物的邊緣厚度大于其中心厚度，因此前面描述的多步驟 編程方法可用于存儲器單元111，以提高編程可靠性。圖16中示出了存儲器單元132，其中在比較邊緣區域和中心區域 時，上氧化物層和下氧化物層均具有變化的厚度。特別地，襯底134 具有上覆的底部氧化物層136。形成構圖的掩模層138，覆蓋底部氧化 物層136，且具有開口 139。圖17中示出了存儲器單元132的進一步處理。在開口 139中的構 圖的掩模層138的側壁上形成側壁隔層140。此外，移除底部氧化物層136的剩余的暴露部分。沿開口 139中的構圖的掩模層138的側面，利 用連續材料形成側壁隔層140，但是在該截面視圖中呈現在兩個區域 中。在一種形式中，側壁隔層140是氮化物隔層。通過傳統的濕法刻 蝕移除底部氧化物層136的暴露部分。圖18中示出了存儲器單元132的進一步處理。特別地，在開口 139 中形成底部氧化物層142，且典型地比橫向相鄰的底部氧化物層136薄。 多種類型的氧化物，諸如二氧化硅，可用于實現此處描述的氧化物層。圖19中示出了存儲器單元132的進一步處理。起初，移除側壁隔 層140。通過淀積形成共形氮化物層144。在一種形式中，氮化物層144 是氮化硅，但是可以使用其它的氮化物。淀積或者熱生長頂部氧化物 層146覆蓋氮化物層144。覆蓋頂部氧化物層146的是柵148。在一種 形式中，柵148是多晶硅，但是可以通過多種可替換的傳導材料實現。 柵148通過傳統的多晶硅淀積形成。圖20中示出了存儲器單元132的進一步處理，以產生存儲器單元， 在該存儲器單元中，柵疊層中的下面的柵氧化物在柵疊層的中心處和 邊緣處具有顯著不同的厚度。起初，在原始開口 139外部的部分中通過CMP平整化并移除柵148。利用掩模(未示出)選擇性地刻蝕圖19 中的存儲器單元132的結構以產生圖20中示出的柵疊層。應當注意， 由于形成底部氧化物層136厚于底部氧化物層142，因此底部氧化物層 150在其外部周界處具有增加的厚度。作為底部氧化物層150的截面輪 廓的結果，存儲器單元132可以利用上文描述的多步驟編程方法進行 可靠的編程。由于附圖標記136和142均表示氧化物，由于通常認為 實際的器件不具有可見的界面，因此獨立形成的元件之間的界面在圖 20中通過虛線示出。因此，顯然提供了一種方法和具有柵的存儲器單 元，該柵具有與厚度變化的襯底相鄰的下面的氧化物和與厚度基本上 相同的柵相鄰的上面的氧化物。圖21中示出了根據本發明的另一形式形成的存儲器陣列152。襯 底154具有上覆的底部氧化物層156。襯底154可以具有多種材料，且 在一種形式中為硅。底部氧化物層156可以使用多種氧化物材料實現， 且在一種形式中為二氧化硅。覆蓋在底部氧化物層156的是電荷貯存 層158。電荷C存層158可以利用多種材料實現，且在一種形式中為氮 化物。頂部氧化物層160位于電荷貯存層158上面。覆蓋頂部氧化物 層160的是柵162。盡管柵162可以利用多種傳導材料中的任何傳導材 料實現，但柵162的一種實現方案為利用多晶硅。圖22中示出了存儲器陣列152的進一步處理。形成ARC (抗反 射涂覆)層164覆蓋柵162。 ARC層164傳統上用于保護下面的層。 在其中不存在ARC層164的位置，執行傳統的濕法刻蝕以移除柵162、 頂部氧化物層160和電荷貯存層158的所有部分。圖23中示出了存儲器陣列152的進一步處理。存儲器陣列152經 歷氧化環境以沿柵162、頂部氧化物層160、電荷貯存層158的暴露的 側表面和底部氧化物156的暴露的頂表面形成側壁氧化物襯墊166和 側壁氧化物168。作為氧化的結果，頂部氧化物層160的外部周界或者 外邊緣處的高度相對于頂部氧化物層160的中心區域中的高度增加。圖24中示出了存儲器陣列152的進一步處理。提供掩模并且執行 傳統的濕法刻蝕以移除ARC層164、柵162、頂部氧化物層160和電 荷貯存層158的中心部分。結果是產生了存儲器陣列152中的兩個柵 疊層，分別用于形成存儲器單元170和存儲器單元172。沿柵162的第 一暴露側面形成氧化物襯墊175。相似地，沿柵162的第二暴露側面形 成側壁氧化物襯墊185。形成側壁襯墊174，與側壁氧化物襯層166相 鄰，且形成側壁襯層176，與側壁氧化物襯墊175相鄰。形成側壁襯層 184，與側壁氧化物襯墊185相鄰，且形成側壁襯墊186，與側壁氧化 物襯層168相鄰。在襯底154中形成用于存儲器單元170的漏178。在 襯底154中形成用于存儲器單元172的漏182。在襯底154中形成用于存儲器單元170和存儲器單元172的公共源180。在工作中，存儲器單元170和存儲器單元172中的每一個都存儲 單個比特每存儲器單元。與每個存儲的比特相關聯的電荷存儲在其中 存在頂部氧化物層160的較厚的氧化物的電荷貯存層158的側面上。 存儲器單元170和存儲器單元172共享公共源180。通過與公共源180 相反的側面對每個存儲器單元170和存儲器單元172編程。如果通過 非均勻擦除裝置擦除存儲器單元170和存儲器單元172，則該結構是有 用的。存儲器陣列152的存儲器單元結構使得電荷遠離公共源180，從 而防止不正確讀取。換言之，擦除的存儲器單元在未被編程時并未呈 現為已被編程。到此為止，顯然已經提供了多種存儲器單元結構和避免后續不正 確操作的一種編程技術。通過使得存儲器單元的柵氧化物具有外部周 界處的鳥喙狀結構，多個編程步驟將主要將所需已編程比特中的電荷 存儲重新分布，且避免無意中對非預期的比特編程。在HCI編程之后， 在遠離存儲器單元的源和漏處進一步注入某些電子，超出所需的。這 些電子促成了在存儲器單元的溝道中的殘余電荷的堆積。通過在第二 編程步驟中向柵施加相對于源、漏和襯底的正脈沖，電子經由中間的 絕緣層，將隧穿離開電荷貯存層并且空穴將隧穿進入電荷貯存層。因 此，移除存儲器單元中心的殘余的負電荷。邊緣處的氧化物的鳥喙厚 度防止比特中存儲的電荷被顯著修改。應當注意，此處描述的第二編程步驟等同地應用于單個比特單元 每存儲器結構和兩個比特單元每存儲器結構。還應當注意，有利的是， 將此處描述的多個編程步驟應用于大量的存儲器比特，原因在于，其 是隧穿的，且是低電流工作。因此，每比特實現第二步驟的總時間是 相對小的。在一種形式中，此處提供了一種具有襯底的存儲器單元，該襯底具有溝道區域。第一介電層位于襯底上方。電荷貯存層位于第一介電 層上方。第二介電層位于電荷貯存層上方，第二介電層具有比第二部 分厚的第一部分。第一部分覆蓋至少一部分溝道區域。柵極位于第二介電層上方和溝道區域上方。柵極的第一側壁位于第二介電層的第一 部分上方。在一種形式中，第二介電層具有比第二部分厚的第三部分， 第二部分覆蓋至少一部分溝道區域，并且與第一側壁相對的柵極的第 二側壁位于第一介電層的第二部分上方。在另一形式中，第二介電層 的第一部分與第二介電層的邊緣相鄰。在另一形式中，第一部分比第 二部分厚約5到10埃。在一種形式中，電荷貯存層是多個離散的貯存 元件。在另一形式中，電荷貯存層是氮化物。在一種形式中，第二介 電層的第一部分下面的電荷貯存層的第一部分能夠存儲第一值。在另 一形式中，電荷貯存層的第二部分能夠存儲第二值。在另一形式中， 第一介電層具有第一部分和第二部分，第一部分比第二部分厚，并且 第一部分覆蓋至少一部分溝道區域。在一種形式中，襯底具有第一源/ 漏區域和第二源/漏區域，溝道區域位于第一和第二源/漏區域之間，其 中第一源/漏區域由第二存儲器單元共享。在一種形式中，第一部分位 于至少一部分第二源/漏區域上方。在另一形式中，第二介電層是氧化 物。在另一方面，此處提供了一種具有襯底的存儲器單元，該襯底具 有溝道區域。第一介電層位于襯底上方。第一介電層具有比第二部分 厚的第一部分，并且第一部分覆蓋至少一部分溝道區域。電荷貯存層 位于第一介電層上方。第二介電層位于電荷貯存層上方。柵極位于第 二介電層上方和溝道區域上方，其中，柵極的第一側壁位于第二介電 層的第一部分上方。在另一形式中，第二介電層具有比第二部分厚的 第三部分。第二部分覆蓋至少一部分溝道區域，其中，與第一側壁相 對的柵極的第二側壁位于第二介電層的第二部分上方。在另一形式中， 第一介電層的第一部分與第一介電層的邊緣相鄰。在另一形式中，第 一部分比第二部分厚約5到10埃。在一種形式中，電荷貯存層具有多 個離散的貯存元件。在另一形式中，電荷貯存層是氮化物。在另一形式中，第一介電層的第一部分上方的電荷貯存層的第一部分能夠存儲 第一值。在另一形式中，電荷貯存層的第二部分能夠存儲第二值。此處還提供了一種具有襯底的存儲器單元結構。第一存儲器件具 有第一柵極、第一電荷貯存層和第一介電層。第一電荷貯存層和第一 介電層位于襯底和第一柵極之間。第一介電層具有比第二部分厚的第 一部分。第二存儲器件與第一存儲器單元相鄰。第一源/漏區域由第一 和第二存儲器件共享。在一種形式中，第二源/漏區域對應于第一存儲 器件，其中，第一存儲器件的溝道區域位于第一源/漏區域和第二源/漏 區域之間，其中，第一介電層的第一部分相比于第一源/漏區域更接近 于第二源/漏區域。在另一形式中，第二存儲器件包括第二柵極、第二 電荷貯存層和第二介電層。在該形式中，第二介電層和第二電荷貯存 層位于襯底和第二柵極之間，并且第二介電層具有比第二部分厚的第 一部分。在前面的說明書中，參考具體的實施例描述了本發明。然而，本 領域的普通技術人員應該理解，在不偏離以下權利要求中闡述的本發 明的范圍的前提下，可以做出多種修改和改變。例如，可以將存儲器 單元結構實現為獨立的非易失存儲器或者嵌入式存儲器。可以實現多 種電荷存儲材料，諸如納米團簇材料，以替代氮化物電荷存儲材料。 因此，應將說明書和附圖視為說明性的而非限制性的，并且所有該修 改方案意在包含在本發明的范圍內。上文描述了關于具體的實施例的益處、其它優點以及問題的解決 方案。然而，不應將該益處、優點、問題的解決方案以及可以產生任 何益處、優點或解決方案或者使其變得更加顯著的任何要素解釋為任 何或所有權利要求的關鍵的、必需的或基本的特征或要素。如此處使 用的術語"包括"或者其任何變化意在覆蓋非排他性內含物，由此包 括一列要素的工藝、方法、物體或裝置不僅包括這些要素，還可以包 括未明確列出的或者對于該工藝、方法、物體或裝置是固有的其它要素。如將此處使用的術語"一個"限定為一個或不止一個。如將此處 使用的術語"多個"限定為兩個或多于兩個。如將此處使用的術語"另 一"限定為至少第二個或更多。如將此處使用的術語"包括"和/或"具 有"限定為包括(即，開放式語言)。如在此處使用的術語"耦合" 限定為連接，沒有必要是直接連接，也沒有必要是機械連接。
權利要求
1.一種存儲器單元，包括襯底，具有溝道區域；第一介電層，位于所述襯底上方；電荷貯存層，位于所述第一介電層上方；第二介電層，位于所述電荷貯存層上方，所述第二介電層具有比第二部分厚的第一部分，所述第一部分覆蓋所述溝道區域的至少一部分；以及柵極，位于所述第二介電層上方和所述溝道區域上方，其中，所述柵極的第一側壁位于所述第二介電層的所述第一部分上方。
2. 根據權利要求l所述的存儲器單元，其中，所述第二介電層具 有比所述第二部分厚的第三部分，所述第二部分覆蓋所述溝道區域的 至少一部分，其中，與所述第一側壁相對的所述柵極的第二側壁位于 所述第一介電層的所述第二部分上方。
3. 根據權利要求l所述的存儲器單元，其中，所述第二介電層的 所述第一部分與所述第二介電層的邊緣相鄰設置。
4. 根據權利要求1所述的存儲器單元，其中，所述第一部分比所 述第二部分厚約5到10埃。
5. 根據權利要求l所述的存儲器單元，其中，所述電荷貯存層包 括離散的貯存元件。
6. 根據權利要求l所述的存儲器單元，其中，所述電荷貯存層包 括氮化物。
7. 根據權利要求l所述的存儲器單元，其中，所述第二介電層的所述第一部分下方的所述電荷貯存層的第一部分能夠存儲第一值。
8. 根據權利要求7所述的存儲器單元，其中，所述電荷貯存層的第二部分能夠存儲第二值。
9. 根據權利要求l所述的存儲器單元，其中，所述第一介電層具 有第一部分和第二部分，所述第一部分比所述第二部分厚，所述第一 部分覆蓋所述溝道區域的至少一部分。
10. 根據權利要求1所述的存儲器單元，其中，所述襯底進一步 包括第一源/漏區域和第二源/漏區域，所述溝道區域位于所述第一和第 二源/漏區域之間，其中，所述第一源/漏區域由第二存儲器單元共享。
11. 根據權利要求IO所述的存儲器單元，其中，所述第一部分位 于至少一部分所述第二源/漏區域上方。
12. 根據權利要求1所述的存儲器單元，其中，所述第二介電層 包括氧化物。
13. —種存儲器單元包括 襯底，具有溝道區域；第一介電層，位于所述襯底上方，所述第一介電層具有比第二部 分厚的第一部分，并且所述第一部分覆蓋所述溝道區域的至少一部分；電荷貯存層，位于所述第一介電層上方；第二介電層，位于所述電荷貯存層上方；以及柵極，位于所述第二介電層上方和位于所述溝道區域上方，其中， 所述柵極的第一側壁位于所述第二介電層的所述第一部分上方。
14. 根據權利要求13所述的存儲器單元，其中，所述第二介電層 具有比所述第二部分厚的第三部分，所述第二部分覆蓋所述溝道區域的至少一部分，其中，與所述第一側壁相對的所述柵極的第二側壁位 于所述第二介電層的所述第二部分上方。
15. 根據權利要求13所述的存儲器單元，其中，所述第一介電層 的所述第一部分與所述第一介電層的邊緣相鄰設置。
16. 根據權利要求13所述的存儲器單元，其中，所述第一部分比 所述第二部分厚約5到10埃。
17. 根據權利要求13所述的存儲器單元，其中，所述電荷貯存層 包括離散的貯存元件。
18. 根據權利要求13所述的存儲器單元，其中，所述電荷貯存層 包括氮化物。
19. 根據權利要求13所述的存儲器單元，其中，所述第一介電層 的所述第一部分上方的所述電荷貯存層的第一部分能夠存儲第一值。
20. 根據權利要求19所述的存儲器單元，其中，所述電荷貯存層 的第二部分能夠存儲第二值。
21. —種存儲器單元結構，包括 襯底；第一存儲器件，具有第一柵極、第一電荷貯存層和第一介電層， 所述第一電荷貯存層和所述第一介電層位于所述襯底和所述第一柵極 之間，并且第一介電層具有比第二部分厚的第一部分； 第二存儲器件，與所述第一存儲器單元相鄰；以及 第一源/漏區域，由所述第一和第二存儲器件共享。
22. 根據權利要求21所述的存儲器單元結構，進一步包括第二源/漏區域，對應于所述第一存儲器件，其中，所述第一存儲 器件的溝道區域位于所述第一源/漏區域和所述第二源/漏區域之間，其 中，所述第一介電層的所述第一部分相比于所述第一源/漏區域更接近 于所述第二源/漏區域。
23.根據權利要求21所述的存儲器單元結構，其中，所述第二存 儲器件包括第二柵極、第二電荷貯存層和第二介電層，所述第二介電 層和第二電荷貯存層位于所述襯底和所述第二柵極之間，并且所述第二介電層具有比第二部分厚的第一部分。
全文摘要
通過將電荷注入到存儲器單元的電荷貯存層(42，116)中對存儲器單元(36，110)編程。所需的已編程電荷產生在存儲器單元的溝道區域的邊緣部分上方的電荷貯存層。不需要的已編程電荷產生在溝道區域的內部部分上方的電荷貯存層。電荷隧穿用于基本上移除電荷貯存層中不需要的已編程電荷。在一種形式中，存儲器單元具有襯底(38，112)，該襯底具有溝道區域；第一介電層(40，114)，位于襯底上方；以及電荷貯存層(42，116)，位于第一介電層上方。電荷貯存層上方的第二介電層(44，130)具有比第二部分(106)厚的第一部分(58或54；104或108)，以選擇性地控制所述電荷隧穿。
文檔編號H01L29/792GK101336486SQ200680051880
公開日2008年12月31日 申請日期2006年12月11日 優先權日2006年1月27日
發明者克雷格·T·斯維夫特, 高里尚卡爾·L·真達洛雷 申請人:飛思卡爾半導體公司