本公開實施例涉及半導體，特別涉及一種半導體器件。
背景技術：
1、動態隨機存取存儲器(dynamic?random?access?memory，dram)中的存儲單元通常包括電容器和晶體管，晶體管具有柵極、第一端以及第二端，且晶體管與字線和位線結構電連接，通過字線與位線結構的配合實現數據信息的存儲與讀取。具體地，晶體管的柵極與字線連接，晶體管的第一端與位線結構相連，晶體管的第二端與電容器相連，字線控制晶體管的溝道區打開，以便通過位線結構讀取存儲在電容器中的數據信息，或者通過位線結構將數據信息寫入到電容器中進行存儲。
2、為節省芯片面積，包含存儲陣列的存儲器芯片和具有包含感測放大器陣列及字線驅動器的邏輯電路的邏輯芯片分別被制造在兩個不同的晶片(wafer)上，采用直接混合鍵合工藝(hybrid?bonding)將兩個不同的晶片進行混合接合。根據此方法，存儲陣列和邏輯電路可通過單獨工藝制造。
技術實現思路
1、本公開實施例提供一種半導體器件，至少有利于提高感測放大器的感測放大能力，提高半導體器件的穩定性。
2、根據本公開一些實施例中，本公開實施例一方面提供一種半導體器件，包括：沿預設方向相互鍵合的第一芯片和第二芯片；所述第一芯片包括沿第一方向排布的多個存儲陣列，所述多個存儲陣列包括相鄰的第一存儲陣列和第二存儲陣列，所述第一存儲陣列包括沿第二方向間隔排布的多個位線，所述第二存儲陣列包括沿所述第二方向間隔排布的多個互補位線，其中，所述多個位線包括相鄰的第一位線和第二位線，所述多個互補位線包括相鄰的第一互補位線和第二互補位線；所述第二芯片包括與所述存儲陣列一一對應的感測放大器陣列，所述感測放大器陣列包括多個感測放大器，所述多個感測放大器包括第一感測放大器和第二感測放大器，其中，所述第一感測放大器耦接所述第一位線以及所述第一互補位線，所述第二感測放大器耦接所述第二位線以及所述第二互補位線；所述第一芯片還包括：導電互連結構，所述導電互連結構位于所述存儲陣列與所述第二芯片之間，所述導電互連結構至少包括：第一導電部，所述第一導電部與所述第一位線電連接，且所述第一導電部與所述第一感測放大器耦接；第二互補導電部，所述第二互補導電部與所述第二互補位線電連接，且所述第二互補導電部與所述第二感測放大器耦接；其中，所述第一導電部與所述第二互補導電部之間產生第一耦合電容。
3、在一些例子中，所述第一導電部與所述第二互補導電部同層設置。
4、在一些例子中，在沿所述預設方向上，所述第一導電部與所述第一存儲陣列正對，所述第二互補導電部與所述第二存儲陣列正對；其中，在沿所述第一方向上，所述第一導電部與所述第二互補導電部至少部分正對。
5、在一些例子中，所述導電互連結構還包括：第一公共導電部，所述第一公共導電部位于所述第一導電部朝向所述第二芯片的一側，且同一所述第一公共導電部延伸至所述第二互補導電部朝向所述第二芯片的一側；其中，所述第一公共導電部與所述第一導電部之間產生第一電容，所述第一公共導電部與所述第二互補導電部之間產生第二電容，所述第一電容與所述第二電容串聯構成所述第一耦合電容。
6、在一些例子中，所述導電互連結構還包括：再布線層，所述再布線層包括處于同層且彼此分立的多個導線部；第一導電插塞層，所述第一導電插塞層包括處于同層且彼此分立的多個第一導電插塞，所述第一位線以及所述第二互補位線分別經由相應的所述第一導電插塞與相應的所述導線部電連接；第二導電插塞層，所述第二導電插塞層包括處于同層且彼此分立的多個第二導電插塞，其中一所述導線部經由相應的所述第二導電插塞與所述第一導電部電連接，另一所述導線部經由相應的所述第二導電插塞與所述第二互補導電部電連接。
7、在一些例子中，一所述第一導電插塞以及一所述第二導電插塞均設置在所述第一存儲陣列鄰近所述第二存儲陣列的邊緣；另一所述第一導電插塞以及另一所述第二導電插塞均設置在所述第二存儲陣列鄰近所述第一存儲陣列的邊緣。
8、在一些例子中，所述導電互連結構還包括：第二導電部，所述第二導電部與所述第二位線電連接，所述第二導電部與所述第二存儲陣列正對，且所述第二導電部與所述第二感測放大器耦接；第一互補導電部，所述第一互補導電部與所述第一互補位線電連接，所述第一互補導電部與所述第一存儲陣列正對，且所述第一互補導電部與所述第一感測放大器耦接；其中，所述第二導電部與所述第一互補導電部同層設置，在沿所述第一方向上，所述第二導電部與所述第一互補導電部至少部分正對，所述第二導電部與所述第一互補導電部之間產生第二耦合電容。
9、在一些例子中，所述導電互連結構還包括：第二公共導電部，所述第二公共導電部位于所述第二導電部朝向所述第二芯片的一側，且同一所述第二公共導電部延伸至所述第一互補導電部朝向所述第二芯片的一側；其中，所述第二公共導電部與所述第二導電部之間產生第三電容，所述第二公共導電部與所述第一互補導電部之間產生第四電容，所述第三電容與所述第四電容串聯構成所述第二耦合電容。
10、在一些例子中，所述第一導電部、所述第二導電部、所述第一互補導電部以及所述第二互補導電部同層設置；所述第一互補導電部位于所述第一導電部沿所述第二方向的一側，所述第二互補導電部位于所述第二導電部沿所述第二方向的一側。
11、在一些例子中，在沿所述預設方向上，所述第一感測放大器與所述第一存儲陣列正對；在沿所述預設方向上，所述第二感測放大器與所述第二存儲陣列正對。
12、在一些例子中，在沿所述預設方向上，所述第一導電部和所述第二互補導電部均與所述第一存儲陣列正對，且在沿所述第二方向上，所述第一導電部與所述第二互補導電部至少部分正對。
13、在一些例子中，所述導電互連結構還包括：多個導電插塞，所述第一位線經由相應的所述導電插塞與所述第一導電部電接觸，所述第二位線經由相應的所述導電插塞與所述第二互補導電部電接觸。
14、在一些例子中，所述導電互連結構還包括：第一導電屏蔽部，所述第一導電屏蔽部與所述第一導電部同層設置，且位于所述第一導電部遠離所述第二互補導電部的一側；第二導電屏蔽部，所述第二導電屏蔽部與所述第一導電屏蔽部同層設置，且位于所述第二互補導電部遠離所述第一導電部的一側。
15、在一些例子中，所述導電互連結構還包括：第二導電部，所述第二導電部與所述第二位線電連接，且所述第二導電部與所述第二感測放大器耦接；第一互補導電部，所述第一互補導電部與所述第一互補位線電連接，且所述第一互補導電部與所述第一感測放大器耦接；其中，所述第二導電部與所述第一互補導電部之間產生第二耦合電容；所述第二導電部與所述第一互補導電部處于同層，且在沿所述第二方向上，所述第二導電部與所述第一互補導電部至少部分正對，所述第二導電部與所述第一互補導電部之間產生第二耦合電容。
16、在一些例子中，所述第二導電部以及所述第一互補導電部均與所述第一存儲陣列正對；所述第一導電部與所述第二導電部處于彼此不同的層。
17、在一些例子中，所述導電互連結構還包括：中間導電屏蔽部，所述中間導電屏蔽部位于所述第一導電部與所述第二導電部之間，且所述中間導電屏蔽部沿所述第二方向延伸。
18、在一些例子中，在沿所述第二方向上，所述第一互補位線至所述第二互補位線的排布方向與所述第一位線至所述第二位線的排布方向相同；或者，在沿所述第二方向上，所述第一互補位線至所述第二互補位線的排布方向與所述第一位線至所述第二位線的排布方向相反。
19、在一些例子中，所述第一耦合電容的電容值滿足：c＝(80％～120％)×c0，其中，c為所述第一耦合電容的電容值，c0為所述第一位線與所述第二位線之間的寄生電容值。
20、在一些例子中，所述位線、所述互補位線、所述第一導電部以及所述第二互補導電部均沿所述第一方向延伸。
21、本公開實施例提供的技術方案至少具有以下優點：
22、本公開實施例提供的一種結構性能優越的半導體器件，該半導體器件為包括堆疊的第一芯片和第二芯片，第一芯片包括多個存儲陣列，每一存儲陣列包括多個位線，且多個位線包括相鄰的第一位線和第二位線，第二芯片包括與存儲陣列的位線和互補位線耦接的感測放大器。半導體器件還包括位于存儲陣列與第二芯片之間的導電互連結構，其中，導電互連結構包括第一導電部和第二互補導電部，第一導電部與第一位線電連接，且與第一導電部第一感測放大器立電連接，第二互補導電部與第二互補位線電連接，且第二互補導電部與第二感測放大器電連接。通過額外設置第一導電部和第二互補導電部，使得第一位線以及第二互補位線在與位線不同層的位置進行了重新分布，使得第一導電部與第二互補導電部之間產生第一耦合電容，在第二感測放大器進行感測放大期間，第一位線與第二位線之間寄生電容與第一耦合電容是同向的，即第一耦合電容對第二互補導電部的電壓影響趨勢與寄生電容對第二位線的電壓影響趨勢相同，進而使得第二感測放大器進行感測放大期間，第二位線與第二互補位線之間具有較大的電壓差，從而保證第二感測放大器具有優異的放大能力，進而改善半導體器件的穩定性。