本發明涉及半導體，具體涉及一種芯片電路防干擾結構及一種芯片。
背景技術：
1、隨著半導體技術發展，產品的形態越來越復雜，對于既有數字電路又有模擬電路的系統，芯片中的不同地之間的干擾，會影響到電路的正常工作，尤其是數字電路產生的噪聲會影響模擬電路，使模擬電路的小信號指標變差。
2、盡管可以通過電路設計保證不同地之間是高阻，但傳統芯片制造工藝會導致不同地在芯片的襯底上存在耦合，產生干擾。如圖1所示，在現有技術中，通過在芯片的襯底上設置一貫穿襯底的隔離結構將不同地之間隔離開，從而減小不同地之間的耦合。
技術實現思路
1、為解決上述技術問題，本發明提供一種芯片電路防干擾結構及一種芯片，能夠更好地減小不同地之間的干擾。
2、第一方面，本發明提供一種芯片電路防干擾結構，包括：多層電容結構，包括交替設置的接地區及具有穩定電位的至少一溝槽隔離結構。
3、優選地，于兩所述接地區之間設置一或多個所述接地區以降低所述多層電容結構的電容值。
4、進一步地，至少一所述溝槽隔離結構與相鄰的所述接地區之間形成串聯的電容組。
5、優選地，若干所述溝槽隔離結構之間具有相同或不同的穩定電位。
6、再進一步地，所述溝槽隔離結構通過對應的開關相連電源以對所述電容組充放電。
7、更進一步地，各所述開關同時閉合或分時閉合。
8、優選地，部分所述溝槽隔離結構浮空。
9、再進一步地，所述溝槽隔離結構包括自外向內設置的用作存儲電荷的隔離層及相連所述電源的導電層。
10、優選地，所述接地區及所述溝槽隔離結構設置于被隔離電路的至少一側以隔離來自外圍電路區的噪聲和/或光和/或熱和/或應力。
11、進一步地，所述接地區及所述溝槽隔離結構同心設置于所述被隔離電路及所述外圍電路區之間。
12、優選地，所述接地區及所述溝槽隔離結構均內設于第一導電類型襯底，所述接地區具有第二導電類型。
13、另一方面，本發明還提供一種芯片，具有上述任意一項所述的芯片電路防干擾結構。
14、與現有技術相比，本發明具有以下有益效果：
15、本發明通過在芯片上交替設置接地區及具有穩定電位的至少一溝槽隔離結構，從而使得接地區和溝槽隔離結構形成多層電容結構，由于每層電容結構是相互串聯的，從而使得串聯后的多層電容結構的電容值小于單層電容結構的電容值。
16、相對于現有技術中在不同地之間形成單層電容結構的方式，采用本發明能夠在不同地之間形成多層電容結構，從而有效降低不同地之間的電容耦合。
17、而且本發明中設置的溝槽隔離結構由于具有穩定電位，從而能夠減少電壓變化對不同地之間的干擾。
1.一種芯片電路防干擾結構，其特征在于，包括：多層電容結構，包括交替設置的接地區及具有穩定電位的至少一溝槽隔離結構。
2.如權利要求1所述的芯片電路防干擾結構，其特征在于，于兩所述接地區之間設置一或多個所述接地區以降低所述多層電容結構的電容值。
3.如權利要求1或2所述的芯片電路防干擾結構，其特征在于，至少一所述溝槽隔離結構與相鄰的所述接地區之間形成串聯的電容組。
4.如權利要求1所述的芯片電路防干擾結構，其特征在于，若干所述溝槽隔離結構之間具有相同或不同的穩定電位。
5.如權利要求3所述的芯片電路防干擾結構，其特征在于，所述溝槽隔離結構通過對應的開關相連電源以對所述電容組充放電。
6.如權利要求5所述的芯片電路防干擾結構，其特征在于，各所述開關同時閉合或分時閉合。
7.如權利要求1所述的芯片電路防干擾結構，其特征在于，部分所述溝槽隔離結構浮空。
8.如權利要求5所述的芯片電路防干擾結構，其特征在于，所述溝槽隔離結構包括自外向內設置的用作存儲電荷的隔離層及相連所述電源的導電層。
9.如權利要求1所述的芯片電路防干擾結構，其特征在于，所述接地區及所述溝槽隔離結構設置于被隔離電路的至少一側以隔離來自外圍電路區的噪聲和/或光和/或熱和/或應力。
10.如權利要求9所述的芯片電路防干擾結構，其特征在于，所述接地區及所述溝槽隔離結構同心設置于所述被隔離電路及所述外圍電路區之間。
11.如權利要求1所述的芯片電路防干擾結構，其特征在于，所述接地區及所述溝槽隔離結構均內設于第一導電類型襯底，所述接地區具有第二導電類型。
12.一種芯片，其特征在于，具有如權利要求1-11任意一項所述的芯片電路防干擾結構。