專利名稱：半導體存儲器以及半導體存儲器的動作方法
技術領域：
本發明涉及具有與存儲器單元連接的字線以及板線的半導體存儲器。
背景技術：
在鐵電體存儲器等的半導體存儲器中，板線被與多個存儲器單元的鐵電體電容器共用地連接，板線的負載電容大。因此，被傳遞給板線的信號的波形變鈍，板線的驅動時間變長。其結果是，存儲器單元的存取時間變長。為了減小板線的負載電容，提出了分割板線、 減少與各板線連接的存儲器單元的數目的方法(例如，參考專利文獻1)。專利文獻1 日本專利文獻特開平10_2四171號公報。
發明內容
發明所要解決的問題但是，如果分割板線，則板線的數目增加。其結果是，用于選擇板線的邏輯電路的規模變大，半導體存儲器的芯片尺寸增加。本發明的目的在于，在板線的分割數目多的半導體存儲器中，縮小用于選擇板線的邏輯電路的規模，削減半導體存儲器的芯片尺寸。用于解決問題的手段在本發明的一個方式中，半導體存儲器具有多個存儲器單元、與存儲器單元連接的多個字線、以及與存儲器單元連接的多個板線。選擇器在第一期間選擇用于選擇字線的第一地址信號，在第二期間選擇用于選擇板線的第二地址信號。解碼電路依次對由選擇器選擇的第一地址信號以及第二地址信號進行解碼，并對解碼地址信號的任一個依次激活。 字板驅動器根據由第一地址信號激活的解碼地址信號驅動字線，并根據由第二地址信號激活的解碼地址信號驅動板線。發明的效果通過依次向解碼電路提供第一地址信號和第二地址信號，能夠共用字線用的解碼電路和板線用的解碼電路。另外，解碼地址信號是為了選擇字線以及板線而被共用的。由此，能夠縮小用于選擇板線的邏輯電路的規模，并能夠縮小將解碼地址信號傳遞給字板驅動器的信號線的布線區域。其結果是，能夠削減半導體存儲器的芯片尺寸。
圖1示出了一個實施方式中的半導體存儲器；圖2示出了圖1所示的共用字解碼器的例子；圖3示出了圖1所示的字板驅動器的例子；圖4示出了圖1所示的存儲器單元陣列的例子；圖5示出了圖4所示的存儲器單元陣列的布線布局的例子；圖6示出了搭載圖1所示的半導體存儲器的系統的例子；
圖7示出了圖1所示的半導體存儲器的讀出動作的例子；圖8示出了圖1所示的半導體存儲器的寫入動作的例子；圖9示出了圖1所示的半導體存儲器的存儲器單元陣列的動作的例子；圖10示出了其他的實施方式的半導體存儲器中的共用字解碼器的例子；圖11示出了具有圖10所示的共用字解碼器的半導體存儲器中的存儲器單元陣列的例子；圖12示出了圖11所示的存儲器單元陣列的布線布局的例子；圖13示出了其他的實施方式中的半導體存儲器的例子；圖14示出了圖13所示的字板驅動器的例子；圖15示出了圖13所示的存儲器單元陣列的例子。
具體實施例方式下面使用附圖對實施方式進行說明。在圖中，粗線所示的信號線除非另有說明，否則就表示多根。另外，連接粗線的塊的一部分具有多個電路。在傳遞信號的信號線上使用與信號名相同的標號。在末尾標有“Z”的信號表示正邏輯。在開頭標有“/”的信號表示負邏輯。圖中的雙重的四角標志表示外部端子。外部端子例如是半導體芯片上的焊盤、或者容納半導體芯片的封裝的引線。對經由外部端子而提供的信號使用與端子名相同的標號。圖1示出一個實施方式中的半導體存儲器MEM。例如，半導體存儲器MEM在硅基板上使用CMOS工藝而被形成為鐵電體存儲器。鐵電體存儲器例如作為IC卡或無線標簽 (RFID)等的工作存儲器、便攜電話或數字相機等便攜設備的工作存儲器、或者錄像機等消費品的工作存儲器被使用。半導體存儲器MEM可以與時鐘同步地動作，也可以與時鐘異步地動作。半導體存儲器MEM可以被設計為安裝在系統LSI等的存儲器宏(IP)，也可以被設計為被封入到封裝中的半導體存儲裝置。半導體存儲器MEM具有地址緩沖器ADB、指令緩沖器CMDB、共用字解碼器CWDEC、字板驅動器WPDRV、列解碼器⑶EC、動作控制電路CTRL、存儲器單元陣列ARY、列選擇器CSEL、 讀出放大器SA、寫入放大器WA以及數據輸入輸出電路Ι0Β。地址緩沖器ADB經由地址端子接收地址信號AD，并將所接收的信號作為行地址信號RA以及列地址信號CA輸出給共用字解碼器CWDEC以及列解碼器⑶EC。地址緩沖器ADB 具有鎖存地址信號的功能。例如，行地址信號RA是地址信號AD的高位，被提供用于選擇字線WL。列地址信號CA是地址信號AD的低位，被提供由于選擇位線BL。行地址信號RA以及列地址信號CA同時被彼此不同的地址端子AD提供。此外，地址緩沖器ADB可以具有對地址信號AD進行預解碼的功能。此時，行地址信號RA以及列地址信號CA是預解碼信號。指令緩沖器CMDB接收用于使存儲器陣列ARY動作的指令信號CMD，并對所接收的指令信號CMD進行解碼。例如，指令信號CMD是芯片使能信號/CE、寫使能信號/WE以及輸出使能信號/0E。當指令信號CMD表示讀出指令時，指令緩沖器CMDB輸出讀出控制信號 RDZ0當指令信號CMD表示寫入指令時，指令緩沖器CMDB輸出寫入控制信號WRZ。另外，指令緩沖器CMDB響應芯片使能信號/CE輸出地址鎖存信號ALT。地址鎖存信號ALT也可以由動作控制電路CTRL生成。此外，當半導體存儲器MEM具有多個動作模式時，指令緩沖器 CMDB具有將用于改變動作模式的指令信號CMD進行解碼并作為動作模式改變信號而輸出給動作控制電路CTRL的功能。共用字解碼器CWDEC接收行地址信號RA、列地址信號CA以及板選擇信號PLCLK。 共用字解碼器CWDEC在板選擇信號PLCLK為低電平的期間輸出用于選擇字線WL的行解碼地址信號RDA。共用字解碼器CWDEC在板選擇信號PLCLK為高電平的期間輸出用于選擇板線PL的行解碼地址信號RDA。如此，行解碼地址信號RDA為了選擇字線WL以及板線PL而被共用。由此，能過減少用于選擇字線WL以及板線PL的解碼地址信號線的數目，并能夠削減信號線的布線區域。共用字解碼器CWDEC的例子在圖2示出。字板驅動器WPDRV接收行解碼地址信號RDA、字鎖存信號W^TZ、板鎖存信號PLTZ、 字激活信號WACTZ以及板激活信號PACTZ。字板驅動器WPDRV與字鎖存信號W^TZ同步地鎖存用于選擇字線WL的行解碼地址信號RDA。字板驅動器WPDRV與板鎖存信號PLTZ同步地鎖存用于選擇板線PL的行解碼地址信號RDA。字板驅動器WPDRV當鎖存與字線WL對應的有效的行解碼地址信號RDA時，與字激活信號WACTZ同步地將字線WL的某一個激活為高電平。字板驅動器WPDRV當鎖存與板線PL對應的有效的行解碼地址信號RDA時，與板激活信號PACTZ同步地將板線PL的某一個激活為高電平。字板驅動器WPDRV的例子在圖3示出。列解碼器⑶EC對列地址信號CA進行解碼，并根據解碼結果來生成列解碼信號 CDA。列解碼器⑶EC將列解碼信號CDA輸出給列選擇器CSEL。動作控制電路CTRL接收讀出控制信號RDZ或者寫入控制信號WRZ，依次生成并輸出使共用字解碼器CWDEC、字板驅動器WPDRV、列解碼器⑶EC、列選擇器CSEL、讀出放大器 SA、寫入放大器WA以及數據輸入輸出電路IOB等進行動作的多個控制信號。例如，控制信號是板選擇信號PLCLK、字鎖存信號m^TZ、板鎖存信號PLTZ、字激活信號WACTZ、板激活信號 PACTZ、讀出放大器使能信號SAEN、寫入放大器使能信號WAEN、數據輸入控制信號DINZ以及數據輸出控制信號D0UTZ。控制信號是決定共用字解碼器CWDEC、字板驅動器WPDRV、列解碼器⑶EC、列選擇器CSEL、讀出放大器SA、寫入放大器WA以及數據輸入輸出電路IOB等的動作定時的定時信號。存儲器單元陣列ARY具有被配置成矩陣狀的多個鐵電體存儲器單元MC。圖中橫向排列的存儲器單元MC的列與共用的字線WL(WL0、ffLl等)連接。圖中縱向排列的存儲器單元MC的列與共用的位線BL(BL00、BL01等)連接。被配置在矩形的區域并在圖的橫向以及縱向排列的預定數目的存儲器單元MC與共用的板線PL(PL00等)連接。圖1所示的存儲器單元陣列ARY示出了圖4的存儲器塊MBOO的一部分。存儲器單元MC和板線PL的連接關系在圖4中示出。存儲器單元MC具有在位線BL和板線PL之間串聯配置的選擇晶體管Tl (nMOS晶體管)以及鐵電體電容器F1。即，存儲器單元MC是所謂的ITlC型。選擇晶體管Tl在通過柵極接收高電平的字線信號WL時導通。鐵電體電容器Fl即使是施加電壓為零，也可利用剩余極化殘留來作為可變電容電容器進行動作。鐵電體電容器Fl的剩余極化值通過存儲器單元MC的寫入動作而被改變。并且，存儲器單元MC根據剩余極化值來存儲數據的邏輯值。即，半導體存儲器MEM作為可改寫的非易失性存儲器而進行動作。此外，存儲器單元MC可以是所謂的2T2C型。2T2C型的存儲器單元MC具有一對選擇晶體管(nMOS晶體管)以及一對鐵電體電容器。選擇晶體管對的柵極與共用的字線WL 連接。鐵電體電容器對存儲彼此相反邏輯的數據，并分別與互補的位線連接。
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列選擇器CSEL具有將位線BL與讀出放大器SA以及寫入放大器WA連接的多個列開關。與有效的列解碼信號CDA對應的列開關在讀出動作時以及寫入動作時與從動作控制電路CTRL輸出的控制信號同步進行接通。讀出放大器SA在讀出動作時與讀出放大器使能信號SAEN同步地進行動作。讀出放大器SA在讀出動作時對被讀出到通過列開關而選擇的位線BL上的電壓與基準電壓 VREF (圖9)的差進行放大，并將放大的信號作為讀出數據輸出到數據輸入輸出電路Ι0Β。讀出放大器SA經由列選擇器CSEL被多個位線BL共用。由此，能夠減少讀出放大器SA的數目。此外，讀出放大器SA可以配置在列選擇器CSEL和存儲器單元陣列ARY之間。此時，按照每個位線BL配置讀出放大器。寫入放大器WA在寫入動作時與寫入放大器使能信號WAEN同步地進行動作。寫入放大器WA將在寫入動作時經由數據輸入輸出電路IOB而提供的寫入數據輸出到由列開關選擇的位線BL上。數據輸入輸出電路IOB與數據輸入控制信號DINZ同步地接收由數據輸入輸出端子I/O提供的寫入數據，并將所接收的數據輸出到寫入放大器WA。另外，數據輸入輸出電路IOB經由讀出放大器SA接收來自存儲器單元MC的讀出數據，并將所接收的數據與數據輸出控制電路DOUTZ同步地輸出到數據輸入輸出端子I/O。數據輸入輸出端子I/O例如是 16 位(1/00-15)。圖2示出了圖1所示的共用字解碼器CWDEC的例子。這里，為了使說明簡單，示出了行地址信號RA為4位(RA0-3)、列地址信號CA為2位(CA0-1)的例子。共用字解碼器 CffDEC生成16個的行解碼信號RDA0-15。在實際的半導體存儲器MEM中，例如，行地址信號RA是8位，列地址信號CA是6位。此時，共用字解碼器CWDEC生成256個的行解碼信號 RDA0455。共用字解碼器CWDEC具有選擇器SEL (SEL0-1)以及多個與電路。選擇器SELO在板選擇信號PLCLK為低電平時，輸出行地址信號RAO作為地址信號A0，在板選擇信號PLCLK為高電平時，輸出列地址信號CAO作為地址信號AO。同樣地，選擇器SELl在板選擇信號PLCLK 為低電平時，輸出行地址信號RAl作為地址信號Al，在板選擇信號PLCLK是高電平時，輸出列地址信號CAl作為地址信號Al。此外，選擇器SEL的數目根據存儲器單元陣列ARY的列(圖4的橫向)的分割數目而被決定。在該實施方式中，如圖4所示，列的分割數目與同一個字線WL連接的存儲器塊MB的數目相等。另外，列的分割數目與同一個存儲器塊MB連接的字線WL的數目相等。 存儲器塊MB與彼此不同的板線PL連接。在圖4中，列的分割數目以及與一個存儲器塊MB 連接的字線WL的數目是4。例如，在列的分割數目是8個時，除圖2所示之外，還配置有接收行地址信號RA2 以及列地址信號CA2的選擇器SEL2。此時，與一個存儲器塊MB連接的字線WL的數目是8 個。在列的分割數目是2個時，僅配置接收行地址信號RAO以及列地址信號CAO的一個選擇器SEL。此時，與一個存儲器塊MB連接的字線WL的數目是2。與電路對4位的地址信號AO (或者/AO)、Al (或者/Al)、A2 (或者/A2)、A3 (或者 /A3)進行解碼，在所接收的信號全部是高電平時，將行解碼地址信號RDA(RDA0-15的某一個)設定為高電平。多個與電路對4位的地址信號A0-A3(或者/A0-/A3)進行解碼，并作為激活行解碼地址信號RDA0-15的某一個的解碼電路而進行動作。共用字解碼器CWDEC在板選擇信號PLCLK是低電平時，根據行地址信號RA0-3將行解碼地址信號RDA0-15的某一個設定為高電平，將剩余的行解碼地址信號RDA保持為低電平。此時，如在圖3中說明的那樣，選擇字線WL的某一個。共用字解碼器CWDEC在板選擇信號PLCLK是高電平時，根據列地址信號CA0-1以及行地址信號RA2-3將行解碼地址信號RDA0-15的某一個設定為高電平，將剩余的行解碼地址信號RDA保持為低電平。此時，如在圖3中說明的那樣，板線PL的某一個被選擇。如此，與電路根據選擇器SEL0-1作為生成用于選擇字線WL的行解碼地址信號 RDA0-15的地址解碼電路以及生成用于選擇板線PL的行解碼地址信號RDA0-15的地址解碼電路而進行動作。在本實施方式中，能夠將用于選擇字線WL的字解碼器和用于選擇板線 PL的板解碼器置換成共用字解碼器CWDEC。因此，能夠縮小板解碼器(在該例中是共用字解碼器CWDEC)的電路規模。特別是在板線PL的分割數目多時，能夠縮小板解碼器的電路規模。具體地，當與一根字線對應布線多條板線PL時，能夠縮小板解碼器的電路規模。共用字解碼器CWDEC直接對由外部地址端子AD提供的行地址信號RA0-3以及列地址信號CA0-1進行解碼，并生成行解碼地址信號RDA。換而言之，行解碼地址信號RDA不是從解碼電路(與電路)使用前面的信號而被生成。因此，能夠減少為了生成行解碼地址信號RDA而需要的電路(晶體管)的級數。因此，能夠迅速地生成行解碼地址信號RDA，從而能夠縮短半導體存儲器MEM的存取時間(讀出動作時間以及寫入動作時間)。此外，與電路在讀出動作或者寫入動作不被執行的等待期間接收低電平的地址信號A0-A3、/A0-/A3，并將所有的行解碼地址信號RDA0-15保持為低電平。為了將所有的地址信號A0-A3、/A0-/A3設定為低電平，地址信號A0-A3、/A0-/A3經由使能電路被提供到與電路。例如，使能電路是接收地址信號A0-A3、/A0-/A3的某一個和使能信號的與電路。使能信號在存取動作時(讀出動作時或者寫入動作時)被設定為高電平，在等待期間被設定為低電平。在等待期間，所有的使能電路將低電平輸出到與電路，所有的行解碼地址信號 RDAO-15被保持為低電平。圖3示出了圖1所示的字板驅動器WPDRV的例子。字板驅動器WPDRV是驅動器電路，具有驅動構成一組的字線WL和板線PL的多個子字板驅動器SWPDRV。子字板驅動器 SffPDRV由于是彼此相同的電路，因此僅對驅動字線WL15以及板線PL33的子字板驅動器 SWPDRV進行說明。子字板驅動器SWPDRV具有開關電路WSW、PSW、鎖存電以及兩個與電路。 開關電路WSW在字鎖存信號m^TZ是高電平的期間將行解碼地址信號RDA15提供給鎖存電路m^T。開關電路PSW在板鎖存信號PLTZ是高電平的期間將行解碼地址信號RDA15提供給鎖存電路PLT。各鎖存電路PLT為了保持行解碼地址信號RDA15的邏輯電平，例如具有將輸入和輸出彼此連接的一對反相器。在鎖存電路W^T被保持高電平時，與字線WL15連接的與電路與字激活信號WACTZ同步地驅動字線WL15，將字線WL15激活為高電平。在鎖存電路PLT被保持高電平時，與板線PL33連接的與電路與板激活信號PACTZ同步地驅動板線 PL33，將板線PL33激活為高電平。字板驅動器WPDRV在讀出動作時以及寫入動作時，依次接收用于選擇字線WL的行解碼地址信號RDA0-15的某一個的高電平、以及用于選擇板線PL的行解碼地址信號RDA0-15的某一個的高電平。鎖存電路W^T的某一個鎖存高電平的行解碼地址信號RDA并輸出高電平。其他的鎖存電路W^T輸出低電平。鎖存電路PLT的某一個鎖存高電平的行解碼地址信號RDA并輸出高電平。其他的鎖存電路PLT輸出低電平。并且，字板驅動器WPDRV 將字線WL0-15的某一個和板線PL00-03、PL10-13、PL20-23、PL30-33的某一個依次驅動為
高電平。在本實施方式中，依次被提供給字板驅動器WPDRV的行解碼地址信號RDA0-15使用開關電路WSW、PSW被鎖存電路mj\PLT的某一個選擇性地鎖存。由此，能夠分別根據由共用的信號線RDA0-15傳遞的字線WL用的行解碼地址信號RDA0-15和板線PL用的行解碼地址信號RDA0-15，可靠地激活字線WL以及板線PL。被鎖存電路m^T鎖存的行解碼地址信號RDA0-15的邏輯電平與字激活信號WACTZ 同步地作為字線信號WL被輸出。被鎖存電路PLT鎖存的行解碼地址信號RDA0-15的邏輯電平與板激活信號PACTZ同步地作為板線信號PL被輸出。因此，字線WL用的行解碼地址信號RDA0-15和板線PL用的行解碼地址信號RDA0-15即使分時地由共用的信號線RDA0-15 提供，也能夠以期望的定時激活字線WL以及板線PL。換而言之，如圖9所示，能夠彼此重復地激活字線WL以及板線PL。圖4示出了圖1所示的存儲器單元陣列ARY的例子。例如，存儲器單元陣列ARY 具有被配置成矩陣狀的16個存儲器塊MB(MB00-03、MB10-13、MB20-23、MB30-33)。由圖的橫向上排列的四個存儲器塊MB構成存儲器組MG(MGOI)。被賦給存儲器組MG的數字通過行地址信號RA3-2示出。存儲器塊MB與彼此不同的板線PL(PL00-03、PL10-13、PL20-23、 PL30-33)連接。即，存儲器塊MB的數目與板線PL的數目相等。被賦給存儲器塊MB以及板線PL的2位數字中的高位是與被賦給存儲器組MG的數字相同的值，通過行地址信號RA3-2 被示出。2位數字中的低位通過列地址信號CAl-O被示出。各存儲器塊MB與四個字線WL連接。各存儲器組MG內的四個存儲器塊MB與共用的四個字線WL連接。通過字線WL以及粗實線示出的板線PL交替被布線。即，在各存儲器組MG內的四個存儲器塊MB上四個板線PL(例如PL00-03)被布線。各板線PL在編號相同的存儲器塊MB內被分岔成由粗虛線示出的板線，并與存儲器單元MC連接。S卩，四個板線 PL(例如PL00-03)中的一個與四個存儲器塊MB中的某一個連接。圖中的黑色四角標記表示用于使板線PL分岔的接觸點。字線WL以及板線PL使用共用的行地址信號RA2-3而被選擇。因此，僅增加與電路，就能形成多個存儲器組MG，并能夠增加板線PL的分割數目。即，能夠通過簡易的解碼電路選擇被分割成多個的板線PL的每個。其結果是，在板線PL的分割數目多的半導體存儲器MEM中，能夠縮小用于選擇板線PL的邏輯電路的規模，并能夠削減半導體存儲器MEM的芯片尺寸。各存儲器塊MB 與 4 個位線 BL0-3(BL00-03、BL10-13、BL20-23、BL30-33)連接。排列在圖的縱向的四個存儲器塊MB與共用的四個位線BL0-3(例如BLOO-(XB)連接。被賦給位線BL的2位數字中的高位通過列地址信號CA示出。2位數字中的低位表示數據端子I/ 0的編號。在讀出動作或者寫入動作中，圖1所示的列選擇器CSEL根據列地址信號CA的低位的值將四個位線組BL00-03、BL10-13、BL20-23、BL30-33的某一個與讀出放大器SA或者寫入放大器WA連接。
這里，為了使說明簡單，示出了各位線組具有四根位線的例子。實際上，各位線組具有與數據端子1/00-15對應的16根位線BL。此外，當數據端子I/O是1位(1/00)時，各位線組僅具有一根位線。各存儲器塊MB具有被配置成矩陣狀的16個存儲器單元MC。例如，在讀出動作或者寫入動作中，假設提供二進制的“1011”的行地址信號RA3-0和二進制的“10”的列地址信號CA1-0。此時，選擇由行地址信號RA3-0示出的字線札11以及由行地址信號RA3-2和列地址信號CAl-O示出的板線PL22。并且，數據被從由存儲器塊MB22內的粗圓圈標記示出的存儲器單元MC讀出到位線BL20-23。或者，數據經由位線BL20-23被寫入到由存儲器塊 MB22內的粗圓圈標記示出的存儲器單元MC。此外，圖2所示的共用字解碼器CWDEC在具有三個選擇器SEL0-2時，如上所述，沿著字線WL (圖的橫向)被形成8個存儲器塊MB。即，被形成8個存儲器組MG。各存儲器組 MG的8個存儲器塊MB與8個共用的字線WL連接。選擇器SEL0-2根據板選擇信號PLCLK 來接收行地址信號RA0-2或者列地址信號CA0-2。在讀出動作或者寫入動作中，存儲器組 MG內的8個存儲器塊MB的某一個根據列地址信號CA0-2而被選擇。在存儲器組MG內的8 個存儲器塊MB上，8個板線PL被布線，并與8個存儲器塊MB的某一個連接。在行地址信號 RA是8位(RA0-7)時，存儲器單元陣列ARY具有256個字線WL。由于按照每個存儲器塊MB 連接8個字線WL，因此圖的縱向排列8個存儲器塊MB。即，存儲器組MG的數目是8個。存儲器塊MB的總數是256個(橫向8個、縱向8個)，與板線PL以及字線WL的數目相等。如此，當將選擇器SEL的數目設為m時，沿著字線WL (圖的橫向)配置2的m次方個存儲器塊MB。板線PL按照每個存儲器塊MB而被布線。各存儲器組MG以及各存儲器塊 MB與2的m次方個字線WL連接。當將行地址信號RA的位數設為η時，字線WL的數目、板線PL的數目以及存儲器塊MB的數目均為2的η次方個。存儲器組MG的數目是2的(n-m) 次方個。圖5示出了圖4所示的存儲器單元陣列ARY的布線布局的例子。這里，僅示出了圖4所示的存儲器組MG3(存儲器塊MB30-3;3)。在圖中，為了容易明白板線的布線，通過剖面線示出板線PL31。多晶硅層Poly是用于形成晶體管的柵極的布線層。第一、第二、第三、 第四以及第五金屬布線層是多晶硅層Poly的上方的層，數字越大越遠離半導體基板。字線WL使用多晶硅層Poly和第三金屬布線層M3被布線。多晶硅層Poly是用于形成晶體管的柵極的布線層。由多晶硅布線Poly形成的字線WL經由由黑色四角標記示出的接觸點與由第三金屬布線M3形成的字線WL連接。板線PL使用第一金屬布線層Ml、第四金屬布線層M4以及第五金屬布線層M5而被布線。由第五金屬布線M5形成的板線在圖的橫向被布線，并經由接觸點與由第四金屬布線M4形成的板線PL連接。由第四金屬布線M4 形成的板線PL經由接觸點與由第一金屬布線Ml形成的板線PL連接。各存儲器單元MC與由多晶硅布線Poly形成的字線WL以及由第一金屬布線Ml形成的板線PL連接。沒有被特別限定，存儲器單元MC例如通過疊層式的制造工藝制造。位線BL在圖中沒有示出，在排列在圖的縱向上的存儲器單元MC上使用第二金屬布線層被形成。圖6示出了搭載有圖1所示的半導體存儲器MEM的系統SYS的例子。系統SYS(用戶系統)例如構成便攜設備等的微型計算機系統的至少一部分。此外，即使在后述的實施方式下，半導體存儲器MEM被安裝在與圖6相同的系統SYS上。系統SYS具有在硅基板上集成了多個宏的片上系統SoC。或者，系統SYS具有在封裝基板上層積有多個芯片的多芯片封裝MCP。或者，系統SYS具有在引線架等的封裝基板上搭載多個芯片的系統級封裝SiP。 并且，系統SYS可以以片中片CoC或者堆疊封裝PoP的方式被構成。例如，SoC具有CPU (控制器)、圖1所示的半導體存儲器MEM以及外圍電路PERI。 CPU、半導體存儲器MEM以及外圍電路PERI通過系統總線SBUS被彼此連接。CPU存取半導體存儲器MEM以及外圍電路PERI的同時控制系統全體的動作。半導體存儲器MEM根據來自CPU的存取指令CMD(存取要求)以及地址信號AD來執行讀出動作以及寫入動作。例如， SoC經由外部總線SCNT與上位的系統連接。此外，系統SYS的最小構成是CPU和半導體存儲器MEM。圖7示出了圖1所示的半導體存儲器MEM的讀出動作的例子。半導體存儲器MEM 在接收到讀出指令(低電平L的芯片使能信號/CE、高電平H的寫使能信號/WE以及低電平 L的輸出使能信號/OE)時執行讀出動作(圖7的(a))。圖6所示的CPU與讀出指令一起將地址信號AD輸出給半導體存儲器MEM(圖7的(b))。圖1所示的指令緩沖器CMDB響應讀出指令將讀出控制信號RDZ以及地址鎖存信號ALTZ激活為高電平(圖7的(c、d))。寫入控制信號WRZ被保持為低電平L (圖7的(e))。地址緩沖器ADB與地址鎖存信號ALTZ同步地鎖存地址信號AD，并將鎖存的地址信號AD作為行地址信號RA以及列地址信號CA輸出(圖7的(f))。圖2所示的共用字解碼器CWDEC的選擇器SELO-I在板選擇信號PLCLK是低電平的期間將行地址信號RAO-I作為地址信號A0-1、/A0-1輸出(圖7的(g))。共用字解碼器CWDEC基于行地址信號RA0-3將用于選擇字線WL的行解碼地址信號RDA (例如RDAa :a是0_15中的任一個)設定為高電平 (圖7的(h))。其他的行解碼地址信號RDA被保持為低電平。字板驅動器WPDRV與字鎖存信號W^TZ同步地鎖存行解碼地址信號RDAa (圖7的(i))。接著，共用字解碼器CWDEC的選擇器SELO-I接收高電平的板選擇信號PLCLK，將列地址信號CAO-I作為地址信號AO-1、/AO-I而輸出(圖7的(j))。動作控制電路CTRL接收讀出指令或者寫入指令后的預定時間后(例如IOns后)將板選擇信號PLCLK從低電平變化為高電平。共用字解碼器CWDEC基于列地址信號CAO-I以及行地址信號RA2-3將用于選擇板線PL的行解碼地址信號RDA(例如RDAb :b是0_15中的任一個)設定為高電平(圖 7的(k))。其他的行解碼地址信號RDA被保持為低電平。字板驅動器WPDRV與板鎖存信號 PLTZ同步地鎖存行解碼地址信號RDAb (圖7的(1))。字板驅動器WPDRV與字激活信號WACTZ同步地將與行解碼地址信號RDAa對應的字線WLa激活為高電平(圖7的(m))。其他的字線WL被保持為低電平。通過字線WLa的激活，存儲器單元MC的鐵電體電容器Fl與位線BL連接。接著，字板驅動器WPDRV與板激活信號PACTZ同步地將與行解碼地址信號RDAb對應的板線PLb激活為高電平(圖7的(n))。 其他的板線PL被保持為低電平。板線PLb的激活期間被包含在字線WLa的激活期間。與鐵電體電容器Fl的剩余極化相應的電荷(電壓)與板線PLb的激活同步地被讀出到位線BL(圖7的(ο))。實線示出邏輯1被從存儲器單元MC讀出到位線BL時的波形。虛線示出邏輯O被從存儲器單元MC讀出到位線BL時的波形。在數據被從存儲器單元 MC讀出到位線BL的同時，例如，基準的電荷(電壓)從參考存儲器單元被讀出。列選擇器
12CSEL將與列地址信號CA對應的位線BL連接到讀出放大器SA。讀出放大器SA對位線BL 的電壓和基準電壓的差進行差動放大，并判斷被保持在存儲器單元MC的數據的邏輯(圖7 的(P))。數據輸入輸出電路IOB將通過讀出放大器SA放大的讀出數據輸出到數據端子I/ 0(圖7的(q))。之后，讀出放大器SA被去激活，位線BL被設定為低電平(圖7的(r))。 接著，字激活信號WACTZ以及字線WLa被去激活為低電平，讀出動作結束(圖7的(s))。圖8示出了圖1所示的半導體存儲器MEM的寫入動作的例子。對于與圖7相同的動作省略詳細的說明。半導體存儲器MEM在接收了寫入指令(低電平L的芯片使能信號/ CE、低電平L的寫使能信號/WE以及高電平H的輸出使能信號/0E)時執行寫入動作(圖8 的(a))。如圖6所示的CPU將地址信號AD以及數據信號I/O (寫入數據)與寫入指令一起輸出給半導體存儲器MEM(圖8的(b、c))。指令緩沖器CMDB響應寫入指令將寫入控制信號WRZ以及地址鎖存信號ALTZ激活為高電平(圖8的(d，e))。讀出控制信號RDZ被保持為低電平(圖8的(f))。從地址鎖存信號ALTZ到板激活信號PACTZ以及板線PLb的波形與圖7是相同的。 與鐵電體電容器Fl的剩余極化相應的電荷(電壓)與板線PLb的激活同步地被讀出到位線BL(圖8的(g))。此時，如在圖9中說明的那樣，保持有邏輯1的存儲器單元MC的數據丟失，被改寫為邏輯0。列選擇器CSEL將與列地址信號CA對應的位線BL連接到寫入放大器WA。寫入放大器WA將與寫入數據的邏輯相應的電平輸出給位線BL。在位線BL的電壓根據來自寫入放大器WA的寫入數據變化之前板線PL被去激活為低電平(圖8的(h))。并且，根據板線PL的低電平和位線BL的電壓電平，邏輯1或者邏輯0被寫入到存儲器單元 MC(圖8的(i))。之后，位線BL通過寫入放大器WA被設定為低電平(圖8的(j))。接著， 字激活信號WACTZ以及字線WLa被去激活為低電平，寫入動作結束(圖8的(k))。圖9示出了圖1所示的半導體存儲器MEM的存儲器單元陣列ARY的動作的例子。 圖9示出了在圖7和圖8中字線WL以及板線PL被激活為高電平的期間。在讀出動作RD中，板線PL被驅動為高電平時的位線BL的電壓上升很少。因此，不拘于從存儲器單元MC讀出的數據的邏輯，位線BL相對于高電平的板線PL變為低電平(圖 9的(a))。該狀態表示對存儲器單元MC寫入邏輯0。即，當邏輯1從存儲器單元MC讀出到位線BL時，鐵電體電容器Fl的剩余極化值反轉，被保持在存儲器單元MC的數據被改寫為邏輯0。例如，讀出放大器SA通過讀出放大器使能信號SAEN在板線PL變化為低電平前被激活(圖9的(b))。當邏輯1被讀出到位線BL時，讀出放大器SA對位線(例如電源電壓) BL的電壓和基準電壓Vref進行差動放大，使位線BL的電壓上升到高電平(圖9的(c))。 并且，通過位線BL相對于低電平的板線PL成為高電平，邏輯1被再次寫入到存儲器單元 MC。在寫入動作WR中，與讀出動作RD同樣，在板線PL的高電平期間發生對存儲器單元MC的邏輯0的寫入(圖9的(d))。S卩，保持邏輯1的存儲器單元MC被改寫為邏輯0。例如，寫入放大器WA通過寫入放大器使能信號WAEN在板線PL變化為低電平后被激活(圖9 的(e))。當寫入數據是邏輯0時，板線PL以及位線BL均被設定為低電平，鐵電體電容器 Fl的剩余極化值不發生變化。即，存儲器單元MC維持由于板線PL的激活而被改寫的邏輯 0 (圖9的(f))。當寫入數據是邏輯1時，板線PL被設定為低電平，位線BL被設定為高電平(例如電源電壓)。此時，存儲器單元MC被改寫為邏輯1(圖9的(g))。并且，對存儲器單元MC的邏輯0、邏輯1的寫入動作結束。此外，在讀出動作RD以及寫入動作WR中，位線BL的高電平(電源電壓)需要可靠地傳給鐵電體電容器Fl。因此，在讀出放大器SA或者寫入放大器WA進行動作期間，可以將字線WL的高電平電壓設為比電源電壓高的電壓。此時，高的電壓優選大于或等于在電源電壓上施加了選擇晶體管Tl的閾值電壓之后的值。以上，在該實施方式中，能夠將用于選擇字線WL的字解碼器和用于選擇板線PL的板解碼器置換為共用字解碼器CWDEC。因此，能夠縮小板解碼器(在該例子中是共用字解碼器CWDEC)的電路規模。特別是在板線PL的分割數目多時，能夠縮小板解碼器的電路規模。 具體地，當與一根字線對應而多個板線PL被布線時，能夠縮小板解碼器的電路規模。并且， 行解碼地址信號RDA在選擇字線WL以及板線PL上被共用。由此，能夠減少用于選擇字線 WL以及板線PL的行解碼地址信號線RDA的數目，從而能夠削減信號線的布線區域。其結果是，能夠削減半導體存儲器MEM的芯片尺寸。圖10示出了其他的實施方式的半導體存儲器MEM中的共用字解碼器CWDEC的例子。對于與在上述的實施方式中說明了的要素相同的要素標注相同的標號，并對這些省略詳細的說明。例如，半導體存儲器MEM是鐵電體存儲器。半導體存儲器MEM的共用字解碼器 CffDEC與圖2不同，圖11以及圖12所示的存儲器單元陣列ARY與圖4以及圖5不同。其他的構成與圖1以及圖3是相同的。即，半導體存儲器MEM例如作為IC卡或無線標簽(RFID) 等的工作存儲器、便攜電話或數字相機等的便攜設備的工作存儲器、或者錄像機等消費品的工作存儲器被使用。半導體存儲器MEM可以與時鐘同步地動作，也可以與時鐘異步地動作。半導體存儲器MEM例如被搭載在圖6所示的系統SYS上。共用字解碼器CWDEC的選擇器SEL0-1接收使列地址信號CAl-O的邏輯反轉后的信號。共用字解碼器CWDEC的其他的構成是與圖2相同的。例如，共用字解碼器CWDEC在列地址信號CAl-O為“00”時，根據行地址信號RA3-2將行解碼地址信號RDA3、RDA7、RDAl 1、 RDA15的某一個設定為高電平。共用字解碼器CWDEC在列地址信號CAl-O是“01”時，根據行地址信號RA3-2將行解碼地址信號RDA2、RDA6、RDAlO, RDA14的某一個設定為高電平。 同樣地，在列地址信號CAl-O是“10”時，將行解碼地址信號RDA1、RDA5、RDA9、RDA13的某一個設定為高電平。在列地址信號CAl-O是“11”時，將行解碼地址信號RDA0、RDA4、RDA8、 RDA12的某一個設定為高電平。圖11示出具有圖10所示的共用字解碼器CWDEC的半導體存儲器MEM中的存儲器單元陣列ARY的例子。對于與圖4相同的構成，省略詳細的說明。存儲器組MG、存儲器塊 MB、字線WL以及位線BL的布局與圖4是相同的。板線PL33-30、PL23-20、PL13-10、PL03-00 的關系由于彼此相同，因此下面對板線PL33-30進行說明。在該實施方式中，被提供給共用字解碼器CWDEC的列地址信號CAl-O的邏輯發生反轉。因此，例如，板線PL33在列地址信號CAl-O是“00”時被選擇。板線PL32在列地址信號CAl-O是“01”時被選擇。板線PL31在列地址信號CAl-O是“10”時被選擇。板線PL30 在列地址信號CAl-O是“11”時被選擇。因此，也將板線PL33、PL32、PL31、PL30示出為標號 PL30b、PL31b、PL32b、PL33b。標號的Ob、lb、2b、3b的數值表示列地址信號CAl-O的值(十進制)。標號的此、113、213、北的“13”表示邏輯的反轉(“/”;杠)。
各板線PL33-30被連接在與標號PL30b_3;3b的數字相同的值的存儲器塊MB上。因此，用于使板線PL分岔的接觸點(黑色四角標記)的位置與圖4不同。圖12示出圖11所示的存儲器單元陣列ARY的布線布局的例子。對于與圖5相同的構成，省略詳細的說明。這里，與圖5同樣地，僅示出存儲器組MG3(存儲器塊MB30-33)。 在圖中，為了使說明容易明白，通過剖面線示出從存儲器單元陣列ARY的左端到存儲器塊 MB在圖的橫向上被布線的板線PL (第五金屬布線層M5)。如圖1所示，板激活信號線PACTZ等控制信號線從配置在存儲器單元陣列ARY的右下方的動作控制電路CTRL到子字板驅動器SWPDRV朝向圖1的上側被布線。圖3的上側的子字板驅動器SWPDRV與圖3的下側的子字板驅動器SWPDRV相比，更晚地接收板激活信號PACTZ。因此，在讀出動作以及寫入動作中，板線PL33相對晚地被激活，板線PL30相對早地被激活。在該實施方式中，與板激活信號PACTZ較晚地被傳遞的子字板驅動器SWPDRV對應的板線PL33在圖12中通過剖面線示出的橫向的長度短，負載電容小。與板激活信號PACTZ 較早地被傳遞的子字板驅動器SWPDRV對應的板線PL30通過剖面線示出的橫向的長度長， 負載電容大。因此，能夠使在板線PL30-33中產生的高電平脈沖傳遞給存儲器單元MC的定時彼此一致。換而言之，能夠使板線信號PL30-33的激活定時彼此一致。以上，即使在該實施方式中也能夠得到與上述的實施方式同樣的效果。并且，由于能夠使板線信號PL的激活期間一致，因此能夠提高半導體存儲器MEM的動作余裕。圖13示出了其他的實施方式中的半導體存儲器MEM的例子。對于與在上述的實施方式中說明的要素相同的要素標注相同的標號，并對這些省略詳細的說明。例如，半導體存儲器MEM是鐵電體存儲器。半導體存儲器MEM例如作為IC卡或無線標簽(RFID)等的工作存儲器、便攜電話或數字相機等的便攜設備的工作存儲器、或者錄像機等的消費品的工作存儲器被使用。半導體存儲器MEM可以與時鐘同步地動作，也可以與時鐘異步地動作。半導體存儲器MEM例如搭載在圖6所示的系統SYS中。半導體存儲器MEM的字板驅動器WPDRV以及存儲器單元陣列ARY與圖1不同。半導體存儲器MEM與圖1相比多接收1位行地址信號RA。其他的構成是與圖1相同的。圖 13所示的存儲器單元陣列ARY示出了圖15的存儲器塊MBOO的一部分。在存儲器單元陣列 ARY中，各板線PL被兩個字線WLEJLO共用地布線。字板驅動器WPDRV例如根據行地址信號RA的最高位的邏輯而選擇字線WLEJLO的某一個。此外，字線WLEJLO可以使用行地址信號RA的最低位來選擇。圖14示出了圖13所示的字板驅動器WPDRV的例子。對于與圖3相同的構成省略詳細的說明。字板驅動器WPDRV具有驅動一對的字線WLE、WLO以及一個的板線PL的多個子字板驅動器SWPDRV。子字板驅動器SWPDRV由于是彼此相同的電路，因此只對驅動字線 WLE15.WL015以及板線PL33的子字板驅動器SWPDRV進行說明。子字板驅動器SWPDRV對圖3所示的子字板驅動器SWPDRV追加字選擇器WSEL以及與電路。例如，字選擇器WSEL具有根據行地址信號RA4的邏輯而接通或者斷開的CMOS 傳遞柵極。字選擇器WSEL在行地址信號RA4是低電平時將鎖存W^T的輸出連接到與字線 WLE15連接的與電路。字選擇器WSEL在行地址信號RA4是高電平時將鎖存W^T的輸出連接到與字線WD15連接的與電路。與字線WLE15JL015連接的與電路與字激活信號WACTZ同步地進行動作。此外，在實際的半導體存儲器MEM中，例如，行地址信號RA是9位(RA0-8)，列地址信號CA是6位。此時，行地址信號RA0-7被提供給共用字解碼器CWDEC，行地址信號RA8 被提供給字選擇器WSEL。圖15示出圖13所示的存儲器單元陣列ARY的例子。對于與圖4相同的構成，省略詳細的說明。例如，存儲器單元陣列ARY與圖4同樣地具有被配置成矩陣狀的16個存儲器塊MB(MB00-03、MB10-13、MB20-23、MB30-33)。與圖4的不同在于各存儲器組MG以及各存儲器塊MB與四個字線對WLEJLO連接。各存儲器塊MB具有32個存儲器單元MC。其他的構成是與圖4相同的。這里，為了使說明簡單，示出了各位線組BL00-03、BL10-13、BL20-23、BL30-33具有四根位線的例子。實際上，各位線組具有與數據端子1/00-15對應的16根位線BL。在數據端子I/O是1位(1/00)時，各位線組僅具有一根位線。此外，在圖2所示的共用字解碼器CWDEC具有三個選擇器SEL時，如上所述，各存儲器組MG具有8個存儲器塊MB。列選擇器SEL根據板選擇信號PLCLK來接收行地址信號 RA0-2或者列地址信號CA0-2。在讀出動作或者寫入動作中，一個存儲器組MG內的8個存儲器塊MB的某一個根據列地址信號CA0-2而被選擇。各存儲器塊MB與16個字線札(8個字線對WLE JL0)連接。在各存儲器組MG內的 8個存儲器塊MB上8個板線PL被布線，并與8個存儲器塊MB的某一個連接。在行地址信號RA是9位(RA0-8)時，存儲器單元陣列ARY具有512個字線個字線對WLE JL0)。 由于按照每個存儲器塊MB來連接16個字線WL，因此在圖的縱向上排列8個存儲器塊MB。 即，存儲器組MG的數目是8個。存儲器塊MB的總數是256個(橫向8個、縱向8個)，板線 PL以及字線對(WLEJLO)的數目相等。如圖15所示，當各板線PL被兩個字線WLEJLO共用地被布線時，沿著字線WL(圖的橫向)配置2的m次方個(m是選擇器SEL的數目)的存儲器塊MB。板線PL按照每個存儲器塊MB被布線。各存儲器組MG以及各存儲器塊MB與2的m次方個的字線對(WLEJLO) 連接。當將被提供給共用字解碼器CWDEC的行地址信號RA的位數設為η時，字線對(WLE、 WL0)的數目、板線PL的數目以及存儲器塊MB的數目均是2的(η-1)次方個。存儲器組MG 的數目是2的(n-1-m)次方個。以上，即使在該實施方式中也能夠得到與上述的實施方式同樣的效果。并且，在各板線PL被一對字線WLEJLO共用地布線的半導體存儲器MEM中，也能夠縮小共用字解碼器 CffDEC的電路規模。并且，能夠減少行解碼地址信號線RDA的數目，從而能夠削減信號線的布線區域。其結果是，能夠削減半導體存儲器MEM的芯片尺寸。此外，在圖13所示的共用字解碼器CWDEC中如圖10所示的那樣，可以提供使列地址信號CA0-1的邏輯反轉的信號。此時，存儲器單元陣列ARY(圖15)與圖11同樣地被改變。即，板線PL33與存儲器塊ΜΒ30連接，板線PL32與存儲器塊ΜΒ31連接。板線PL31與存儲器塊ΜΒ32連接，板線PL30與存儲器塊ΜΒ33連接。板線PL00-03、PL10-13、PL20_23也是同樣的。由此，能夠使板線PL的激活定時彼此一致。根據以上的詳細的說明，實施方式的特征和優點應該變得清楚。這是權利要求在不脫離其精神以及權利范圍的范圍內想要遍及到如前所述的實施方式的特征以及優點。另
16外，如果是本技術領域具有通常知識的人，對所有的改良以及改變應該是容易想到的，不想將具有發明性實施方式的范圍限定為前述那樣，也能依據被包含在實施方式所公開的范圍的適當的改良物以及等同物。
權利要求
1.一種半導體存儲器，其特征在于，包括 多個存儲器單元；多個字線，所述多個字線與所述存儲器單元連接； 多個板線，所述多個板線與所述存儲器單元連接；選擇器，所述選擇器在第一期間選擇第一地址信號，在第二期間選擇第二地址信號，所述第一地址信號用于選擇所述字線，所述第二地址信號用于選擇所述板線；解碼電路，所述解碼電路依次對由所述選擇器選擇的所述第一地址信號以及第二地址信號進行解碼，并對解碼地址信號的任一個依次激活；以及驅動電路，所述驅動電路根據被所述第一地址信號激活的解碼地址信號驅動字線，并根據被所述第二地址信號激活的解碼地址信號驅動板線。
2.如權利要求1所述的半導體存儲器，其特征在于，所述解碼電路將所述字線和所述板線共用的第三地址信號與所述第一地址信號以及第二地址信號一起進行解碼，并對所述解碼地址信號的任一個依次激活，所述驅動器電路根據由所述第一地址信號以及第三地址信號激活的解碼地址信號驅動字線，并根據被所述第二地址信號以及第三地址信號激活的解碼地址信號驅動板線。
3.如權利要求2所述的半導體存儲器，其特征在于，包括多個存儲器組，所述多個存儲器組通過所述第三地址信號被識別；以及多個存儲器塊，所述多個存儲器塊被設置在所述各存儲器組中，通過所述第二地址信號被識別并具有所述存儲器單元，所述板線按照每個所述存儲器塊被布線，通過所述第一地址信號被識別的多個所述字線按照每個所述存儲器組并被所述存儲器組內的存儲器塊共用地被布線。
4.如權利要求3所述的半導體存儲器，其特征在于， 所述字線的數目與所述存儲器塊的數目相等。
5.如權利要求2所述的半導體存儲器，其特征在于， 包括與所述存儲器單元連接的多個位線，所述第一地址信號以及第三地址信號是用于選擇字線的行地址， 所述第二地址信號是用于選擇所述位線的列地址。
6.如權利要求2至5中任一項所述的半導體存儲器，其特征在于，所述驅動器電路包括多個子驅動電路，所述多個子驅動電路分別接收所述解碼地址信號，并分別與一個所述字線以及一個所述板線連接， 所述各子驅動器電路包括第一鎖存電路，所述第一鎖存電路與第一定時信號同步地鎖存對應的解碼地址信號的電平；第一激活電路，所述第一激活電路在所述第一鎖存電路鎖存有對應的解碼地址信號的激活電平時，與第二定時信號同步地激活所述字線；第二鎖存電路，所述第二鎖存電路與第三定時信號同步地鎖存對應的解碼地址信號的電平；以及第二激活電路，所述第二激活電路在所述第二鎖存電路鎖存有對應的解碼地址信號的激活電平時，與第四定時信號同步地激活所述板線。
7.如權利要求6所述的半導體存儲器，其特征在于，包括動作控制電路，所述動作控制電路在接收讀出指令或者寫入指令后的預定時間后，將選擇信號從第一電平變化為第二電平，所述選擇信號在所述第一電平期間生成所述第一定時信號，在所述第二電平期間生成所述第二定時信號、第三定時信號以及第四定時信號，所述選擇器的所述選擇信號在所述第一電平期間選擇所述第一地址信號，所述選擇信號在所述第二電平期間選擇所述第二地址信號。
8.如權利要求1所述的半導體存儲器，其特征在于，包括動作控制電路，所述動作控制電路在接收讀出指令或者寫入指令后的預定時間后，將選擇信號從第一電平變化為第二電平，所述選擇器的所述選擇信號在所述第一電平期間選擇所述第一地址信號，所述選擇信號在所述第二電平期間選擇所述第二地址信號。
9.如權利要求1所述的半導體存儲器，其特征在于，所述解碼電路將所述字線和所述板線共用的第三地址信號與所述第一地址信號以及第二地址信號一起進行解碼，并對所述解碼地址信號的任一個進行激活，所述驅動器電路根據第四地址信號驅動根據被所述第一地址信號以及第三地址信號激活的解碼地址信號而選擇的一對所述字線中的一個，并根據被所述第二地址信號以及第三地址信號激活的解碼地址信號驅動板線。
10.如權利要求9所述的半導體存儲器，其特征在于，所述驅動器電路包括多個子驅動器，所述多個子驅動器分別接收所述解碼地址信號， 并分別與兩個所述字線以及一個所述板線連接，所述各子驅動器電路包括第一鎖存電路，所述第一鎖存電路與第一定時信號同步地鎖存對應的解碼地址信號的電平；一對第一激活電路，所述一對第一激活電路與兩個所述字線分別連接；字選擇器，所述字選擇器根據所述第四地址信號將所述第一鎖存電路的輸出與所述第一激活電路中的一個連接；第二鎖存電路，所述第二鎖存電路與第三定時信號同步地鎖存對應的解碼地址信號的電平；以及第二激活電路，所述第二激活電路在所述第二鎖存電路鎖存對應的解碼地址信號的激活電平時與第四定時信號同步地激活所述板線，所述各第一激活電路在經由所述字選擇器接收來自鎖存有對應的解碼地址信號的激活電平的所述第一鎖存電路的輸出時，與第二定時信號同步地激活對應的字線。
11.一種半導體存儲器的動作方法，所述半導體存儲器包括多個存儲器單元、與所述存儲器單元連接的多個字線、以及與所述存儲器單元連接的多個板線，所述半導體存儲器的動作方法的特征在于，在第一期間選擇用于選擇所述字線的第一地址信號，在第二期間選擇用于選擇所述板線的第二地址信號，依次解碼被選擇的所述第一地址信號以及第二地址信號，并對解碼地址信號的任一個依次激活，根據被所述第一地址信號激活的解碼地址信號驅動字線， 根據被所述第二地址信號激活的解碼地址信號驅動板線。
12.如權利要求11所述的半導體存儲器的動作方法，其特征在于，將所述字線和所述板線共用的第三地址信號與所述第一地址信號以及第二地址信號一起進行解碼，并對所述解碼地址信號的任一個依次激活，根據被所述第一地址信號以及第三地址信號激活的解碼地址信號驅動字線， 根據被所述第二地址信號以及第三地址信號激活的解碼地址信號驅動板線。
13.如權利要求12所述的半導體存儲器的動作方法，其特征在于， 所述半導體存儲器包括與所述存儲器單元連接的多個位線，所述第一地址信號以及第三地址信號是用于選擇字線的行地址， 所述第二地址信號是用于選擇所述位線的列地址。
全文摘要
選擇器在第一期間選擇用于選擇字線的第一地址信號，在第二期間選擇用于選擇板線的第二地址信號。解碼電路依次對由選擇器選擇的第一地址信號以及第二地址信號進行解碼，并對解碼地址信號的任一個依次激活。字板驅動器根據由第一地址信號激活的解碼地址信號驅動字線，根據由第二地址信號激活的解碼地址信號驅動板線。通過將第一地址信號以及第二地址信號依次提供給解碼電路，能夠共用字線用的解碼電路和板線用的解碼電路，從而能夠削減半導體存儲器的芯片尺寸。
文檔編號G11C11/22GK102341861SQ20098015786
公開日2012年2月1日 申請日期2009年3月4日 優先權日2009年3月4日
發明者中澤光晴 申請人:富士通半導體股份有限公司