專利名稱：一種ROM-less DDS電路結構的制作方法
技術領域：
本發明涉及半導體集成電路設計技術領域，尤其涉及一種不需要波形存儲器的 (ROM-less)直接數字頻率綜合器(DDS)電路結構。
背景技術：
直接數字頻率合成器(DirectDigital frequency Synthesizer, DDS)是一種頻 率合成器，其直接采用數字技術將正弦波形的相位信息轉換為幅度信息，具有頻率分辨率 高、頻率切換速度快并且在頻率切換時保持輸出波形相位連續等優點。DDS被廣泛地應用于 通信、雷達、信號處理以及電子對抗等各種軍民用用途。傳統的DDS電路結構框圖如圖1所示，其中包括N-bit累加器11、正弦波形存儲 ROM 12、線性DAC 13、低通濾波器14以及時鐘分配網絡15等子電路，N為大于2的自然 數。相位累加器11在時鐘頻率f。的控制下以N-bit寬度頻率控制字所代表的十進制數K 作累加運算，輸出N-bit寬度二進制格式數據作為波形存儲ROM 12的索引地址；波形存儲 ROM 12將相應地址上存儲的M-bit寬度正弦波形幅度數據輸出到M-bit線性數摸轉換器 (DAC) 13 ；線性DAC 13將隨機存儲器(ROM)中存儲的波形數據轉換為階梯波形，然后再經過 低通濾波器14之后得到合成的頻率為f。的正弦波形信號。輸出信號頻率f。與時鐘頻率f。 的關系為:f0 = K fc/2\在傳統DDS結構中，波形存儲ROM 12是電路功耗、速度的主要瓶頸，并且是電路中 占用面積最大的單元。為了減小DDS中波形存儲ROM的電路面積，通常有兩種辦法一為 對相位進行截斷，即將N-bit累加器輸出的N-bit寬度數據(即ROM的地址)的低m-bit 截去而保留高(N-m)-bit作為ROM的地址，這樣可以將ROM的地址數目從2N減小為2N_m， 同時對輸出波形質量只有較小的惡化；二為對ROM中存儲數據進行壓縮，比如利用正弦 波形的對稱性將ROM中的數據壓縮為原先的四分之一，或者別的高級壓縮算法，如常用的 Sunderland結構、Nicholas結構及泰勒級數線性插值結構等，可以有效減小波形存儲ROM 的面積。但是，這些都不能從根本上解決傳統DDS電路中波形存儲ROM帶來的功耗、速度和 面積問題，僅僅是對原先問題的有限緩解。
發明內容
(一)要解決的技術問題有鑒于此，本發明的主要目的在于提供一種ROM-less DDS電路結構，以徹底消除 波形存儲ROM對DDS電路功耗、速度及面積的限制。( 二 )技術方案為達到上述目的，本發明該變了傳統DDS的電路結構，提供了一種ROM-less DDS 電路結構，包括依次連接的流水線累加器、異或邏輯單元、溫度計編碼器、正弦加權非線性 DAC和Gilbert乘法器單元，其中，流水線累加器還連接于Gilbert乘法器單元。上述方案中，所述流水線累加器是一個N-bit流水線累加器，N為大于2的自然數，用于將輸入的N-bit頻率控制字進行累加操作，在每個時鐘周期內向所述異或邏輯單元輸 出一個累加結果，并將經過時延的N-bit結果輸出給所述Gilbert乘法器單元。上述方案中，所述異或邏輯單元是一個(N-2)-bit寬度異或邏輯運算陣列，N為大 于2的自然數，用于將所述流水線累加器輸出的N-bit結果中的低(N-2)-bit數據分別各 自與第二高位數據2nd-MSB進行異或邏輯操作，并向所述溫度計編碼器輸出(N-2)-bit寬 度結果數據。上述方案中，該異或邏輯運算陣列，實現了正弦波形從單調遞增的第一象限到單 調遞減的第二象限的擴展。上述方案中，所述溫度計編碼器，用于將所述異或邏輯單元輸出的(N-2)_bit寬 度的二進制編碼格式數據編碼為[2~(N-2)-l]-bit寬度的溫度計編碼格式數據，并輸出給 所述正弦加權非線性DAC。上述方案中，所述正弦加權非線性DAC包括[2~(N-2)-l]個電流源，每個電流源的 開關分別由所述溫度計編碼器輸出的[2~(N-2)-l]-bit寬度的溫度計編碼格式數據中的 對應位所控制，并且電流源的電流值是正弦加權的。上述方案中，根據[2~(N-2)-l]_bit寬度的溫度計編碼格式數據對應位的邏輯 “高”或“低”，所述正弦加權非線性DAC中對應的電流源開關關閉或打開，使對應加權值的 電流加入到DAC的輸出節點上，DAC輸出節點上的總電流經過一個電阻轉換為電壓信號，該 電壓信號的幅度值代表了正弦波形在第一、第二象限的幅度值，該電壓信號被輸出給所述 Gilbert乘法器單元。上述方案中，所述Gilbert乘法器單元用于將經過時延的流水線累加器輸出的 N-bit結果中的第一高位數據lst-MSB與所述正弦加權非線性DAC輸出的電壓信號進行相 乘運算，實現了正弦波形從第一、第二象限到第三、第四象限的擴展。上述方案中，所述Gilbert乘法器單元的輸出信號為整個ROM-lessDDS電路的輸
出信號。上述方案中，該結構進一步包括一時鐘分配網絡，該時鐘分配網絡將接收的時鐘 信號同時輸出給流水線累加器、異或邏輯單元和溫度計編碼器。(三)有益效果從上述技術方案可以看出，本發明具有以下有益效果1、本發明提供的ROM-less DDS電路結構，可以采用各種半導體工藝實現(如 CMOS.GaAs HBT等)，在結構中消除了波形存儲ROM，使DDS電路的速度、功耗和面積都有了 很大的性能提升。2、本發明提供的ROM-less DDS電路結構，消除了傳統DDS結構中的波形存儲ROM， 從而在相同輸出波形性能的情況下，提高了 DDS電路工作頻率，并大大地減小了 DDS電路的功耗。
圖1為傳統的DDS結構系統框圖；圖2為本發明所提供的ROM-less DDS結構系統框圖；圖3為3-bit 二進制編碼到7-bit溫度計編碼轉換；
圖4為正弦加權非線性DAC電流源加權值的計算方法以及DAC電路形式；圖 5 為 8-bit 15GHz GaAs HBT ROM-less DDS 電路系統框圖；圖6為累加器輸出結果與正弦波形相位關系；圖7為3-bit溫度計編碼器組合邏輯電路的邏輯運算；圖8為正弦加權非線性DAC中8個電流源的加權值的計算方法；圖 9 為 8-bit 15GHz GaAs HBT ROM-less DDS 電路仿真結果。
具體實施例方式為使本發明的目的、技術方案和優點更加清楚明白，以下結合具體實施例，并參照 附圖，對本發明進一步詳細說明。如圖2所示。該DDS電路中，包括N-bit流水線累加器21、(N_2)_bit寬度異或 邏輯運算陣列22、時間延時電路23、溫度計編碼器24、正弦加權非線性DAC 25、吉爾伯特 (Gilbert)乘法器單元26以及時鐘分配網絡27，其中，N為大于2的自然數。本發明所提供的DDS結構采用溫度計編碼器及正弦加權非線性數摸轉換器(DAC) 來將累加器輸出的正弦波形相位信息轉換為幅度信息。在這里，溫度計編碼器與正弦加權 非線性DAC配合完成相位到幅度的轉換，相輔相成缺一不可。通常在數字電路中使用的二進制格式編碼，用于控制電流舵DAC的電流源開關 時，每個電流源加權值都是前一位對應電流源加權值的2倍，并且隨著DAC電流輸出節點電 流之和的遞增，每次將有多個電流開關在“關閉”與“打開”狀態之間切換，這將導致DAC電 流輸出節點電流之和變化存在毛刺(Glitch)，從而使DDS輸出波形信號質量惡化。另外，由 于二進制格式編碼要求每個電流源加權值都是前一位對應電流源加權值的2倍，當DAC位 數較大時，電流源的最大加權值與最小加權值之比很大，通常使半導體工藝不可實現。作為示例，如圖3所示為3-bit 二進制編碼到7-bit溫度計編碼轉換。可以看到， 隨著所代表的十進制數的遞增，溫度計編碼每次只有一個bit發生變化，對應于DAC中只有 一個電流開關狀態在“關閉”與“打開”狀態之間切換，其余所有電流開關都保持原先狀態 不變。顯而易見，采用溫度計編碼的DAC，其電流開關避免同時出現多個狀態切換，從而相對 于二進制編碼的DAC有較好的單調性，帶來較小的Glitch，所以DAC輸出的無雜散動態范圍 (SFDR)性能更改好。另外，基于溫度計編碼格式的線性DAC中所有電流源加權值都相同，在半導體工 藝實現上有更好的匹配性能，也能帶來較好的SFDR性能。溫度計編碼格式的缺點是電路復 雜度的增加，N-bit 二進制編碼格式對應的溫度計編碼格式的寬度為(2N-l)-bit。正弦加權非線性DAC中包含有(2n_1)個電流源和電流開關，電流源的值為正弦 加權，所以是非線性的DAC。考慮到正弦波形的對稱性，將累加器輸出的N-bit結果中的低 (N-2) -bit數據分別各自與第二高位數據2nd-MSB進行異或邏輯操作，輸出(N_2) -bit寬度 結果數據，實現正弦波形從第一象限(單調遞增)到第二象限(單調遞減)的擴展；經過時 延的流水線累加器輸出的N-bit結果中的第一高位數據lst-MSB與正弦加權非線性DAC輸 出的信號進行相乘運算，實現了正弦波形從第一、第二象限到第三、第四象限的擴展。所以， 正弦加權非線性DAC每個電流源的加權值的計算，只需考慮正弦波形在第一象限部分的幅 度值。)之差(這里設為X，即有X
權利要求
1.一種ROM-less DDS電路結構，其特征在于，包括依次連接的流水線累加器、異或邏 輯單元、溫度計編碼器、正弦加權非線性DAC和Gilbert乘法器單元，其中，流水線累加器還 連接于Gilbert乘法器單元。
2.根據權利要求1所述的ROM-lessDDS電路結構，其特征在于，所述流水線累加器是 一個N-bit流水線累加器，N為大于2的自然數，用于將輸入的N-bit頻率控制字進行累 加操作，在每個時鐘周期內向所述異或邏輯單元輸出一個累加結果，并將經過時延的N-bit 結果輸出給所述Gilbert乘法器單元。
3.根據權利要求1所述的ROM-lessDDS電路結構，其特征在于，所述異或邏輯單元是 一個(N-2)-bit寬度異或邏輯運算陣列，N為大于2的自然數，用于將所述流水線累加器輸 出的N-bit結果中的低(N-2) -bit數據分別各自與第二高位數據2nd-MSB進行異或邏輯操 作，并向所述溫度計編碼器輸出(N-2)-bit寬度結果數據。
4.根據權利要求3所述的ROM-lessDDS電路結構，其特征在于，該異或邏輯運算陣列， 實現了正弦波形從單調遞增的第一象限到單調遞減的第二象限的擴展。
5.根據權利要求1所述的ROM-lessDDS電路結構，其特征在于，所述溫度計編 碼器，用于將所述異或邏輯單元輸出的(N-2)-bit寬度的二進制編碼格式數據編碼為 [2~ (N-2)-1]-bit寬度的溫度計編碼格式數據，并輸出給所述正弦加權非線性DAC。
6.根據權利要求1所述的ROM-lessDDS電路結構，其特征在于，所述正弦加權非線 性DAC包括[2~(N-2)-l]個電流源，每個電流源的開關分別由所述溫度計編碼器輸出的 [2~(N-2)-l]-bit寬度的溫度計編碼格式數據中的對應位所控制，并且電流源的電流值是 正弦加權的。
7.根據權利要求6所述的ROM-lessDDS電路結構，其特征在于，根據[2~ (N_2)-1]-bit 寬度的溫度計編碼格式數據對應位的邏輯“高”或“低”，所述正弦加權非線性DAC中對應的 電流源開關關閉或打開，使對應加權值的電流加入到DAC的輸出節點上，DAC輸出節點上的 總電流經過一個電阻轉換為電壓信號，該電壓信號的幅度值代表了正弦波形在第一、第二 象限的幅度值，該電壓信號被輸出給所述Gilbert乘法器單元。
8.根據權利要求1所述的ROM-lessDDS電路結構，其特征在于，所述Gilbert乘法器 單元用于將經過時延的流水線累加器輸出的N-bit結果中的第一高位數據lst-MSB與所述 正弦加權非線性DAC輸出的電壓信號進行相乘運算，實現了正弦波形從第一、第二象限到 第三、第四象限的擴展。
9.根據權利要求1所述的ROM-lessDDS電路結構，其特征在于，所述Gilbert乘法器 單元的輸出信號為整個ROM-less DDS電路的輸出信號。
10.根據權利要求1所述的ROM-lessDDS電路結構，其特征在于，該結構進一步包括一 時鐘分配網絡，該時鐘分配網絡將接收的時鐘信號同時輸出給流水線累加器、異或邏輯單 元和溫度計編碼器。
全文摘要
本發明公開了一種ROM-less DDS電路結構，包括依次連接的流水線累加器、異或邏輯單元、溫度計編碼器、正弦加權非線性DAC和Gilbert乘法器單元，其中，流水線累加器還連接于Gilbert乘法器單元。利用本發明，消除了傳統DDS結構中的波形存儲ROM，從而在相同輸出波形性能的情況下，提高了DDS電路工作頻率，并大大地減小了DDS電路的功耗。
文檔編號H03L1/02GK102006066SQ20091009196
公開日2011年4月6日 申請日期2009年9月2日 優先權日2009年9月2日
發明者劉新宇, 吳旦昱, 武錦, 金智, 陳高鵬 申請人:中國科學院微電子研究所